JP6117779B2 - メモリセルプログラミング装置およびメモリセルプログラミング方法 - Google Patents

Description

本開示は、概して、メモリに関し、特に１つ以上の実施形態では、本開示は、メモリセルをプログラミングすることに関する。

メモリデバイスは、典型的には、コンピュータまたはその他の電子デバイスの内部回路、半導体回路、集積回路として用いられている。ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）、およびフラッシュメモリなど様々な種類のメモリがある。

フラッシュメモリデバイスは、幅広い範囲の電子的用途において、よく使用される非揮発メモリのソースへと発展している。フラッシュメモリデバイスは、典型的には、高メモリ密度、高信頼性、および低電力消費を可能にする１トランジスタメモリセルを使用する。セルの閾値電圧は、電荷蓄積構造（例えばフローティングゲートまたは電荷捕獲）のプログラミング、またはその他の物理現象（例えば位相変化または偏光）によって変化し、この変化が各セルのデータ状態を決定する。フラッシュメモリの通常の利用先には、パーソナルコンピュータ、パーソナルデジタルアシスタント（ＰＤＡ）、デジタルカメラ、デジタルメディアプレーヤー、デジタルレコーダー、ゲーム、家電製品、車両、無線デバイス、携帯電話、およびリムーバブルメモリモジュールが含まれ、フラッシュメモリの利用先は拡大し続けている。

フラッシュメモリは、典型的には、ＮＯＲフラッシュおよびＮＡＮＤフラッシュとして知られている２つの基本アーキテクチャの１つを利用している。デバイスを読み取るのに用いられる論理からアーキテクチャが由来する。ＮＯＲフラッシュアーキテクチャでは、メモリセルの論理列が、典型的にはビットラインと呼ばれるような１つのデータラインに結合された各メモリセルと並列に結合される。ＮＡＮＤフラッシュアーキテクチャでは、１列のメモリセルが、１つのビットラインに結合された列の第１のメモリセルとだけ直列に結合される。

電子システムの性能が向上し、その複雑さが増すにつれ、システム内にさらに追加されるメモリへの要求も高まっている。しかしながら、システムのコスト削減を引き続き進めていくためには、部品数を最小限に抑えなければならない。多重レベルセル（ＭＬＣ）などの技術を用いて集積回路のメモリ密度を上げることによって、このコスト削減は達成できる。例えば、ＭＬＣ ＮＡＮＤフラッシュメモリは、非常に費用効率に優れた非揮発メモリである。

多重レベルセルは、データ状態、例えば、ビットパターンをセルの特定の閾値電圧（Ｖｔ）範囲に割り当てることによって、従来のフラッシュセルのアナログ性質をうまく利用することができる。当該業界では、これらのデータ状態をしばしば「レベル」と称する。この技術は、セルに割り当てられる電圧範囲の数量とメモリセルの寿命動作中に割り当てられた電圧範囲の安定性に応じて、メモリセルの１つのセルにつき２つ以上のビットの情報の記憶を可能にする。

多くのフラッシュメモリでは、単一レベルセル（ＳＬＣ）と多重レベルセル（ＭＬＣ）メモリのいずれの場合でも、１つにはメモリ密度増加などによって電荷蓄積構造結合が増加している。アクセスライン（例えばワードラインと呼ばれるようなライン）間およびデータライン（例えばビットラインと呼ばれるようなライン）間で結合が行われる。メモリの隣接ページのワードライン間、例えば、偶数／奇数メモリページ間の結合問題は、メモリ内でプログラミングされるデータのビットパターンに応じる。プログラミングが原因でセルの閾値電圧が変化すると、閾値電圧の変化がさらに結合の影響を強めることもありうる。

上述の理由により、および本明細書を読んで理解することにより当業者に明白となるであろう他の理由により、当技術分野では、メモリ補償を改善する必要がある。

本開示の一実施形態による方法のフローチャートである。 図１の方法によってプログラミングされる単一レベルセルメモリに関する閾値電圧レベルのグラフである。 図１の方法によってプログラミングされる多重レベルセルメモリに関する閾値電圧レベルのグラフである。 本開示の別の実施形態による方法のフローチャートである。 図４の方法によってプログラミングされるメモリに関する閾値電圧レベルのグラフである。 本開示の別の実施形態による方法のフローチャートである。 本開示の一実施形態による電子システムの概略ブロック図である。

以下の本実施形態の詳細な説明において、その一部を形成し、例として、特定の実施形態が実施される態様で示される、添付の図面が参照される。これらの実施例を、当業者が本発明を実施することができるように十分詳細に説明する。また、他の実施形態を利用してもよく、本開示の範囲から逸脱せずに、処理上、電気的、または機械的な変更を行ってもよい。したがって、以下の詳細な説明は、制限的な意味で解釈されるべきではない。

メモリをプログラミングする方法１００を図１に示す。方法１００は、ブロック１０２で、第１のベリファイレベルを用いて第１のページデータをプログラミングすることと、ブロック１０４で、第１のページデータをプログラミングされる第２（例えば隣接する）ページデータと比較することと、ブロック１０６で、第１のページデータのサブセットをさらにプログラミングすることを決定すること、ブロック１０８で、第２のベリファイレベルを用いてサブセットをプログラミングすることとを含む。１つの実施形態において、ブロック１０４に示される比較することは、論理和関数で第１のページデータと第２のページデータの逆数を組み合わせることによって実行される。１つの実施形態において、論理和関数を用いて、サブセットは以下の通り決定される。

第２のページについてデータをプログラミングするセルが消去されたまま（例えば、論理１のまま）であるとき、第１のページについてデータをプログラミングする隣接セルへの結合影響に注目すべき点はないように思われる。このような状況で、第１のベリファイレベルにプログラミングされたセルは、より高い、（例えば、目標レベルに対応する）第２のベリファイレベルまで安全にプログラミングすることが可能である。第２のページについてデータをプログラミングするセルを（例えば、論理０まで）プログラミングする場合、そのプログラミング用電圧が第１のページについてデータをプログラミングする隣接セルに与える結合影響は顕著であるように思われる。このような状況で、第２のページデータをプログラミングすることによる結合がそのセルの閾値電圧を目標レベルに移行させることになるので、第１のベリファイレベルまでプログラミングされたセルをさらにプログラミングすることができないようにする。

図２は、プログラミング動作の例２００を図示する。最初に、すべてのセルを消去するので、セルはいずれも消去閾値電圧から始まる。本例の目的のために、第１のページデータは「ｎＱ２０２」と識別され、０（プログラム）と１（消去）の値で表され、このときデータｎＱは「０１０１０１０１１０」と表される。第２のページデータは「（ｎ＋１）Ｑ２０４」と識別され、第１のページ同様、０（プログラム）と１（消去）の値で表され、このときデータ（ｎ＋１）Ｑは「１１０１１０１０１０」と表される。データ（ｎ＋１）Ｑの逆数（「（ｎ＋１）Ｑ’２０６」とも称される）は「００１００１０１０１」である。

本例において、データｎＱは、閾値電圧レベル０（プログラム）（ベリファイ１）を用いてプログラミングされる。データｎＱとプログラミングされるセルのうち５つのセルがプログラミングされ、５つは消去されたままである。データ（ｎ＋１）Ｑは、判定され、反転され、論理和関数でデータｎＱと組み合わせられる。データ２０２とデータ２０６を論理和関数で組み合わせた結果がデータ２０８であり、このデータはアイテム２０８_１から２０８_１０について０１１１０１０１１１として表される。アイテム２０８_１、２０８_３、２０８_５、２０８_７、および２０８_１０は、第１のページデータｎＱ２０２に対応するプログラミングされたセル（以後「第１のページのプログラミングされたセル」と称する）についての論理和結果を示している。アイテム２０８_２、２０８_４、２０８_６、２０８_８、および２０８_９は、第１のページデータｎＱ２０２に対応する消去された（１）セル（以後「第１のページの消去されたセル」と称する）についての論理和結果を示している。電荷蓄積構造から電荷蓄積構造結合までのディスターブによって、それらのセルの閾値電圧値が消去閾値からずれるとは考えにくいので、０か１に関係なく、第１のページの消去されたセルに対応する結果は無視できる。第１のページのプログラミングされたセルに対応する１の結果は、第２のページの対応するセルも同様にプログラミングされることを示している。つまり、それらのセルに関連したディスターブがありうるということである。１つの実施例においては、これがきっかけとなり、第１のページの対応するセルをさらにプログラミングすることが抑制される。第１のページのプログラミングされたセルに対応する０の結果は、第２のページの対応するセルは消去されたままでいることを示している。つまり、それらのセルに関連したディスターブはまったくない、またはほとんどないということである。１つの実施例においては、これがきっかけとなり、第２の閾値電圧レベル（ベリファイ２）を用いて、結果２０８_１、２０８_５、２０８_７に対応する第１のページのセルがさらにプログラミングされる。プログラミングはそのまま第２のページのプログラミングに継続される。

図３は、プログラミング動作の別の例３００を図示する。ＭＬＣメモリは、消去レベルが０であることだけでなく、図３に示されるようにレベル１、２、３として複数のプログラミングレベルを有しているという点で、ＳＬＣメモリと異なる。例３００は、４つのレベルを記憶可能なメモリセルの値が２ビットの例である。１つの実施形態において、例のＭＬＣのプログラミングは次のような順番で行われる。最初に第１の下ページｎ、続いて第２の（例えば隣接する）下ページｎ＋１、第１の上ページｎ＋２、そして第２の上ページｎ＋３がプログラミングされる。

まず、すべてのセルを消去するので、セルはいずれも消去閾値電圧から始まる。本例の目的のために、第１のページをレベル０と１にプログラミングする場合、第１の下ページデータは「ｎＱ３０２」と識別され、０（プログラム）と１（消去）の値で表され、このときデータｎＱは「０１０１０１０１１０」と表される。第２の上ページデータは「（ｎ＋３）Ｑ３０４」と識別され、０（プログラム）と１（消去）の値で表され、このときデータ（ｎ＋３）Ｑ３０４は「１１０１１０１０１０」と表される。データ（ｎ＋３）Ｑの逆数（「（ｎ＋３）Ｑ’３０６」とも称される）は「００１００１０１０１」である。ＭＬＣをレベル２と３にプログラミングするために、さらにベリファイレベル１_２と１_３が用いられる。

本例で、第１のページはレベル０と１に次のようにしてプログラミングされる。データｎＱは、閾値電圧レベル０（プログラム）（ベリファイ１_１）を用いてプログラミングされる。データｎＱとプログラミングされるセルのうち５つのセルがプログラミングされ、５つは消去されたままである。データ（ｎ＋３）Ｑは、判定され、反転され、論理和関数でデータｎＱと組み合わせられる。データ３０２とデータ３０６を論理和関数で組み合わせた結果がデータ３０８であり、このデータはアイテム３０８_１から３０８_１０について０１１１０１０１１１として表される。アイテム３０８_１、３０８_３、３０８_５、３０８_７、および３０８_１０は、第１のページデータｎＱ３０２に対応するプログラミングされたセルについての論理和結果を示している。アイテム３０８_２、３０８_４、３０８_６、３０８_８、および３０８_９は、第１のページデータｎＱ３０２に対応する消去された（１）セルについての論理和結果を示している。それらのセルの結合からのディスターブによって、セルの閾値電圧値が消去閾値からずれるとは考えにくいので、０か１に関係なく、第１のページの消去されたセルに対応する結果は無視できる。第１のページのプログラミングされたセルに対応する１の結果は、レベル２と３のプログラミング中に、第２のページの対応するセルも同様にプログラミングされることを示している。つまり、それらのセルに関連したディスターブがありうるということである。１つの実施形態においては、これがきっかけとなり、第１のページの対応するセルをさらにプログラミングすることが抑制される。第１のページのプログラミングされたセルに対応する０の結果は、第２のページのレベル２と３へのプログラミング中に、第２のページの対応するセルはプログラミングされないことを示している。つまり、それらのセルに関連したディスターブはまったくない、またはほとんどないということである。１つの実施形態においては、これがきっかけとなり、３０８の結果である０から第２の閾値電圧レベル（ベリファイ２_１）を用いて、ｎＱのセルがさらにプログラミングされる。

第１のページのレベル０と１へのプログラミングに続いて、上ページのプログラミングが行われる。本例の目的のために、第１のページをレベル２と３にプログラミングする場合、第１の上ページデータは「（ｎ＋２）Ｑ３５２」と識別され、０（プログラム）と１（消去）の値で表され、このときデータ（ｎ＋２）Ｑは「０１１１０１００１０」と表される。第２の上ページデータは「（ｎ＋３）Ｑ３５４」と識別され、０（プログラム）と１（消去）の値で表され、このときデータ（ｎ＋３）Ｑは「１１０１１０１０１０」と表される。データ（ｎ＋３）Ｑの逆数（「（ｎ＋３）Ｑ’３５６」とも称される）は「００１００１０１０１」である。

本例で、第１のページはレベル２と３に次のようにしてプログラミングされる。データ（ｎ＋２）Ｑは、閾値電圧レベル２または３（プログラム）（ベリファイ１_２またはベリファイ１_３）を用いてプログラミングされる。本例で、（ｎ＋２）Ｑは「０１１１０１００１０」として表される。データ（ｎ＋２）Ｑとプログラミングされるセルのうち、５つのセルがレベル２と３のプログラミング中にプログラミングされ、５つはレベル２と３のプログラミング中にプログラミングされない。データ（ｎ＋３）Ｑは、判定され、反転され、論理和関数でデータ（ｎ＋２）Ｑと組み合わせられる。データ３５２とデータ３５６を論理和関数で組み合わせた結果がデータ３５８であり、このデータはアイテム３５８_１から３５８_１０について０１１１０１０１１１として表される。アイテム３５８_１、３５８_５、３５８_７、３５８_８、および３５８_１０は、レベル２と３のプログラミング中にプログラミングされた第１のページのセルについての論理和結果を示している。アイテム３５８_２、３５８_３、３５８_４、３５８_６、および３５８_９は、レベル２と３のプログラミング中にプログラミングされない第１のページのセルについての論理和結果を示している。それらのセルの結合からのディスターブによって、セルの閾値電圧値が現在の閾値からずれるとは考えにくいので、０か１に関係なく、レベル２と３のプログラミング中にプログラミングされない第１のページのセルに対応する結果は無視できる。レベル２と３のプログラミング中にプログラミングされた第１のページのセルに対応する１の結果は、レベル２と３のプログラミング中に、第２のページの対応するセルも同様にプログラミングされることを示している。つまり、それらのセルに関連したディスターブがありうるということである。１つの実施形態においては、これがきっかけとなり、第１のページの対応するセルをさらにプログラミングすることが抑制される。レベル２と３のプログラミング中に第１のページのプログラミングされたセルに対応する０の結果は、レベル２と３のプログラミング中に、第２のページの対応するセルはプログラミングされないことを示している。つまり、それらのセルに関連したディスターブはまったくない、またはほとんどないということである。１つの実施形態においては、これがきっかけとなり、２つの第２の閾値電圧レベル（ベリファイ２_２とベリファイ２_３）の１つを用いて、結果、３５８ _１ 、３５８ _５ 、３５８ _７ に対応する第１のページのセルがさらにプログラミングされる。

さまざまな実施形態において、第１のページデータは、メモリの偶数ページデータであってよく、第２のページデータは、メモリの奇数ページデータであってよい。別の実施形態において、第１のページデータは、１つの行のセルまたは１つの行のセルの一部でプログラミングされるデータに対応していてよく、第２のページデータは、隣接する行のセルまたは隣接する行のセルの一部でプログラミングされるデータに対応していてよい。

論理和関数での組み合わせは、開示の範囲から逸脱せずに、様々な構成部材を用いて行えばよい。様々な実施形態において、論理和関数を専用ハードウェア回路として、またはコントローラ内部で実行できるが、これはあくまでも一例であり、発明を制限するものではない。論理和関数をどのように実行するかについての選択は、速度とダイスペースとの関係を考慮することによってなされる。

図１乃至３について説明した様々な実施形態は、ビットラインのディスターブに対処するビットライン動作とともに、シールドされたビットライン構造を用いて実行される。実施形態は、ワードラインのディスターブにも対処可能であり、他の実施形態では、開示の範囲から逸脱せずに、公知のビットラインのディスターブの対処方法と組み合わせてもよい。

図４は、別の実施形態にかかるＭＬＣメモリのプログラミング方法４００を示す。図５は、方法４００に従ったプログラミングレベルのグラフ５００を示す。方法４００は、ブロック４０２で第１のページデータをプログラミングすることと、ブロック４０４で第２（例えば隣接する）ページデータが第１のページデータに与える結合影響を判定することと、ブロック４０６で判定した結合影響と閾値の比較に応じて、第１のページデータのプログラミングを調整することとを含む。１つの実施形態において、ブロック４０４に示される判定することとは、第２のページデータをロードして、ロードした第２のページデータをプログラミングした第１のページデータと比較することによって実行される。１つの実施形態において、調整することとは、上ページのプログラミング中にプログラミングされない第２のページデータの対応するセルに隣接する第１のページデータでプログラミングされるセルをプログラミングすることをさらに含む。

１つの実施形態において、結合影響を判定することは、第２のページデータでプログラミングされるセルはどのレベルまでプログラミングされるのかを判定することを含む。第２のページデータでプログラミングされるセルが、より高い閾値電圧レベル（例えば、図５に示されるように、ＭＬＣセル当たり２ビットの場合のレベル１またはレベル３）にプログラミングされるとき、結合によってセルをそれぞれのレベルにプログラミングすることに関連する閾値電圧のディスターブを引き起こす可能性があるので、第１のページデータでプログラミングされる対応するセルについて初期のプログラミングレベルは変化しない。第２のページデータでプログラミングされるセルが、より低い閾値電圧レベル（例えば、図５に示されるように、ＭＬＣセル当たり２ビットの場合のレベル０またはレベル２）にプログラミングされるとき、結合によってセルをそれぞれのレベルにプログラミングすることに関連する閾値電圧のディスターブを引き起こす可能性がないので、追加のプログラミング処理によって、第１のページのセルをより高い閾値電圧分布にプログラミングする。その後、奇数ページのプログラミングが行われる。この奇数ページのプログラミングによって、第２のページデータのセルをプログラミングすることに対応する第１のページのセルを、より高い閾値電圧レベルまで移行させ、その結果、第２のページをプログラミングした後、閾値電圧の分布はより狭まる。

図５は、方法４００に従ってプログラミングする例５００を図示する。第１のページデータをプログラミングした後、第１のページデータとプログラミングされたメモリセルの閾値電圧分布は、プログラミングレベルとしてレベル０、１、２、および３（ＬＶ０、ＬＶ１、ＬＶ２、およびＬＶ３）を持つ５０２に示されている。第２のページデータをロードした後、第１のページデータとプログラミングされたセルの読み出しが行われ、５０４として示されるように、対応のセルが第２のページデータのプログラミング中レベル０またはレベル２にプログラミングされる、第１のページデータとプログラミングされるセルについてさらにプログラミングされる。分布５０４_１は、さらにプログラミングされることのないレベルについての分布を示し、分布５０４_２は、さらにプログラミングされるレベルについての分布を示している。対応のセルが第２のページデータのプログラミング中レベル１またはレベル３にプログラミングされる、第１のページデータとプログラミングされるセルについては、さらにプログラミングが行われることはない。第２のページデータをプログラミングした後に得られる、第２のページのプログラミングについての分布は５０６に示されている。第２のページのプログラミングではまた、分布５０４_１に結合影響を与え、５０８で示されるようなプログラミングされた第１のページデータを示す分布５０４_１最終分布まで移行する。

図６に示される別の実施形態では、メモリをプログラミングする別の方法６００が示される。方法６００は、ブロック６０２で偶数ページデータをプログラミングすることと、ブロック６０４で奇数ページデータをロードすることと、ブロック６０６で偶数ページデータを読み出すことと、ブロック６０８で奇数ページデータをプログラミングしたことが、偶数ページデータのプログラミングに与える結合影響を判定することと、ブロック６１０で結合影響が閾値より少ないと判定されたことに応じて、偶数ページデータをさらにプログラミングすることと、およびブロック６１２で奇数ページデータをプログラミングすることを含む。１つの実施形態において、判定することは、偶数ページデータとプログラミングされるセルと奇数ページデータとプログラミングされる対応するセルとの間で閾値電圧の移動量を判定することを含む。

図７は、開示の１つの実施形態に係るメモリデバイス７０１の簡略ブロック図であり、メモリデバイス７０１で開示の様々な実施形態が実行される。メモリデバイス７０１は、行と列に配列されたメモリセルアレイ７０４を備える。主にＮＡＮＤメモリアレイを参照しながら様々な実施形態を説明するが、その様々な実施形態はメモリセルアレイ７０４の特定のアーキテクチャに限定されるものではない。本実施形態に好適なその他のアーキテクチャの例としては、ＮＯＲアレイ、ＡＮＤアレイ、仮想接地アレイなどがある。しかしながら通常、ここに記載の実施形態は例えば、各メモリセルの閾値電圧を示すデータ信号を生成できるようなアレイアーキテクチャであればいずれも適応可能である。さらに、ここに記載の実施形態は、開示の範囲を逸脱することなく、ＳＬＣおよびＭＬＣメモリで用いることができる。

行デコーダ回路７０８および列デコーダ回路７１０は、メモリデバイス７０１に与えられるアドレス信号をデコードするために設けられる。アドレス信号は、メモリアレイ７０４にアクセスするために受け取られ、デコードされる。また、メモリデバイス７０１は、コマンド、アドレス、およびデータのメモリデバイス７０１への入力、ならびにデータおよび状況情報のメモリデバイス７０１からの出力を管理するための入出力（Ｉ／Ｏ）制御回路７１２を備える。アドレスレジスタ７１４は、Ｉ／Ｏ制御回路７１２と行デコーダ回路７０８および列デコーダ回路７１０の間に接続され、デコードの前にアドレス信号をラッチする。コマンドレジスタ７２４は、Ｉ／Ｏ制御回路７１２と制御ロジック７１６との間に接続され、入力されるコマンドをラッチする。１つの実施形態において、制御ロジック７１６、制御回路７１２、および／またはファームウェアが個々に、組み合わせられて、またはその他の構成要素と組み合わせられてコントローラを形成する。しかし、ここで用いられている通り、コントローラは必ずしもこのような構成部材のいずれかをまたはすべてを含む必要はない。いくつかの実施形態において、コントローラは、（例えば、メモリアレイと同一のダイに配置される）内部コントローラおよび／または外部コントローラとを備えることができる。制御ロジック７１６は、コマンドに応じてメモリアレイ７０４へのアクセスを制御し、外部プロセッサ７３０用に状態情報を生成する。制御ロジック７１６は、行デコーダ回路７０８と列デコーダ回路７１０に接続され、アドレスに応じて行デコーダ回路７０８と列デコーダ回路７１０を制御する。

制御ロジック７１６は、サンプルホールド回路７１８に接続してもよい。サンプルホールド回路７１８は、アナログデータ信号の形式で入力または出力データをラッチする。例えば、サンプルホールド回路は、１つのメモリセルに書き込まれるデータを表す入力データ信号か、１つのメモリセルから検出された閾値電圧を示す出力データ信号のいずれかをサンプリングするためのコンデンサまたはその他のアナログストレージデバイスを備えるようにしてもよい。さらに、サンプルホールド回路７１８は、より強いデータ信号を外部デバイスに与えるためにサンプリングされた信号を増幅および／またはバッファリングするための要素を備えていてもよい。

アナログデータ信号の処理では、ＣＭＯＳ撮像装置技術の分野で公知のアプローチに類似したアプローチをとってもよい。ＣＭＯＳ撮像装置技術では、入射照明に応じて撮像装置の画素で生成される電荷レベルがコンデンサに蓄えられる。その後、電荷レベルは、基準コンデンサを備えた差動増幅器を用いて信号に変換され、第２の入力として差動増幅器に入力される。さらに、作動増幅器の出力は、アナログ・デジタルコンバータ（ＡＤＣ）に送られ、照明の強度を表すデジタル値が得られる。本実施形態において、メモリセルの読み出しまたはプログラミングのために、メモリセルの実際のまたは目標閾値電圧を示すデータ信号に応じて、電荷がコンデンサに蓄えられる。その後、この電荷は接地入力またはその他基準信号を第２の入力とする作動増幅器を用いてアナログデータ信号に変換される。さらに、作動増幅器の出力は、読み出し動作、またはメモリデバイスのプログラミングにおける１回以上のベリファイ動作中の比較のために用いられる場合、Ｉ／Ｏ制御回路７１２に送られ、メモリデバイスから出力されるようにしてもよい。なお、Ｉ／Ｏ制御回路７１２は、メモリデバイス７０１がアナログまたはデジタルデータインターフェースとの通信に適応可能になるように、オプションとして、アナログ・デジタル変換機能とデジタル・アナログ変換（ＤＡＣ）機能を備えて、アナログデータ信号からの読み出しデータをデジタルビットパターンに変換して、デジタルビットパターンからの書込みデータをアナログ信号に変換するようにしてもよい。

プログラミング動作中、メモリアレイ７０４の対象メモリセルを、その閾値電圧レベルを示す電圧がサンプルホールド回路７１８に保持されたレベルと一致するまでプログラミングしてもよい。このプログラミングをするには、例えば、差動検出デバイスを用いて、保持された電圧レベルを対象メモリセルの閾値電圧と比較すればよい。従来のメモリプログラミングに非常に類似しているが、プログラミングパルスを対象メモリセルに与えて、所望の値に達するか上回るまで閾値電圧を増加させるようにしてもよい。読み出し動作では、対象メモリセルの閾値電圧レベルがサンプルホールド回路７１８に与えられ、ＡＤＣ／ＤＡＣ機能がメモリデバイスの外部または内部に設けられているかに応じて、直接アナログ信号として、またはアナログ信号のデジタル化表現として（図７に図示されない）外部プロセッサに転送される。

セルの閾値電圧はさまざまな様式で決定すればよい。例えば、典型的には、ワードラインと称されているようなアクセスラインで、対象メモリセルが活性化される時点で電圧をサンプリングする。あるいは、増加電圧を対象メモリセルの第１のソース／ドレイン側に印加して、閾値電圧を、制御ゲート電圧と他方のソース／ドレイン側の電圧間の差異としてみなすことができる。電圧をコンデンサに接続することにより、電荷がサンプリングした電圧を蓄えるためのコンデンサと共有されるだろう。サンプリングした電圧は閾値電圧と等しくする必要はなく、その電圧を示すものであればよい。例えば、増加電圧をメモリセルの第１のソース／ドレイン側に印加して、公知の電圧を制御ゲートに印加する場合、メモリセルの第２のソース／ドレイン側で生じる電圧はメモリセルの閾値電圧を示すものとなるので、メモリセルの第２のソース／ドレイン側で生じる電圧をデータ信号とみなすことができる。

サンプルホールド回路７１８は、各データ値についてキャッシング、すなわち複数の保存場所を含み、メモリデバイス７０１が、第１のデータ値を外部プロセッサに送っている間に次のデータ値を読む、または第１のデータ値をメモリアレイ７０４に書込みしている間に次のデータ値を受け取るようにしてもよい。状態レジスタ７２２が、Ｉ／Ｏ制御回路７１２と制御ロジック７１６の間に接続されて、外部プロセッサに出力するための状態情報をラッチする。

メモリデバイス７０１は、制御リンク７３２を介して制御ロジック７１６で制御信号を受け取る。制御信号には、チップイネーブルＣＥ＃と、コマンドラッチイネーブルＣＬＥと、アドレスラッチイネーブルＡＬＥと、ライトイネーブルＷＥ＃を含まれればよい。メモリデバイス７０１は、（コマンド信号の形式の）コマンドと、（アドレス信号の形式の）アドレスと、（データ信号の形式の）データを、多重入出力（Ｉ／Ｏ）バス７３４を介して外部プロセッサから受け取り、データをＩ／Ｏバス７３４を介して外部プロセッサに出力すればよい。

特定の例では、Ｉ／Ｏバス７３４の入出力（Ｉ／Ｏ）ピン［７：０］を介して、Ｉ／Ｏ制御回路７１２でコマンドを受け取り、そのコマンドをコマンドレジスタ７２４内に書き込む。Ｉ／Ｏバス７３４の入出力（Ｉ／Ｏ）ピン［７：０］を介して、Ｉ／Ｏ制御回路７１２でアドレスを受け取り、そのアドレスをアドレスレジスタ７１４内に書き込む。８つの並列信号を受け取れるようなデバイス用の入出力（Ｉ／Ｏ）ピン［７：０］を介して、または１６の並列信号を受け取れるようなデバイス用の入出力（Ｉ／Ｏ）ピン［１５：０］を介して、Ｉ／Ｏ制御回路７１２でデータを受け取り、そのデータをサンプルホールド回路７１８に転送する。また、８つの並列信号を送信できるようなデバイス用の入出力（Ｉ／Ｏ）ピン［７：０］を介して、または１６の並列信号を送信できるようなデバイス用の入出力（Ｉ／Ｏ）ピン［１５：０］を介して、データを出力することもできる。その他の回路および信号を追加することができること、および図７のメモリデバイスを開示の実施形態に焦点を当てるのに与するように単純化されていることは当業者であれば理解されるであろう。

結合を減らし、メモリをプログラミングするための方法は、メモリ７００などのメモリ上で、様々な実施形態で実行可能である。そうした方法は、図１乃至６を参照してここで示され、説明されている。

図７を、サンプルホールド回路７１８について説明してきたが、開示の範囲を逸脱せず、サンプルホールド回路７１８に代えて制御ロジック７１６をデータラッチに接続させ得ることも理解されるであろう。データは、入力または出力のいずれの場合のラッチデータもラッチする。書き込み動作時、メモリアレイ７０４の対象メモリセルは、例えば上記のプログラミングパルスを２組用いて、閾値電圧レベルを示す電圧がデータラッチに保持されたデータと一致するまでプログラミングされる。一例として、これは、差動検出デバイスを用いて、保持データを対象メモリセルの閾値電圧と比較することによって実行することができる。

さらに、図７のメモリデバイスを種々の信号を受け取り、出力するための従来から公知の技術に従って説明してきたが、記載した特定の信号およびＩ／Ｏ構成によって、種々の実施形態が制限されることはないことに注意されたい。例えば、コマンドおよびアドレス信号は、データ信号を受け取るものとは別の入力で受け取られることもできるであろうし、あるいはデータ信号が、Ｉ／Ｏバス７３４の単一Ｉ／Ｏライン上で、シリアル方式で送信されてもよいだろう。データ信号は個々のビットではなくビットパターンを表すため、８ビットのデータ信号のシリアル通信が、個々のビットを表す８信号のパラレル通信同様効率的であるかもしれない。

本明細書において特定の実施形態が示され、記載されているが、同じ目的を実現するように考慮されている構成を、示された特定の実施形態に置き換えてもよいことが、当業者に理解されるであろう。本発明の多くの応用例が当業者に明らかであろう。したがって、本出願は、本開示のいかなる応用例または変形例も網羅することを意図するものである。

Claims (6)

1. メモリセルをプログラミングする方法であって、
   第１のベリファイレベルを用いて第１のページデータを第１のページにプログラミングすることと、
   前記第１のページの中で更にプログラミングすべきサブセットを決定し、当該サブセットに対する更なるプログラミングを第２のベリファイレベルを用いて行うことと、
   を含み、
   前記サブセットを決定することは、
   前記第１のページと物理的に隣接する第２のページにプログラミングされる第２のページデータの逆数を求めることと、
   論理和関数において、前記第１のページデータを前記第２のページデータの前記逆数と組み合わせることと、
   当該組み合わせ結果に基づき前記サブセットを特定することと、
   を有する、方法。
2. 前記第１のページの中でさらにプログラミングすべきサブセットとして決定されたメモリセルは、前記第１のベリファイレベルを用いてプログラムされたメモリセルであって、前記第２のページデータが消去したままと指定する第２のページの中のメモリセルと物理的に隣接しているメモリセルである、請求項１に記載の方法。
3. 前記第２のベリファイレベルは、前記第１のベリファイレベルよりも高い、請求項１または２に記載の方法。
4. 多重レベルセルとしてのメモリセルに、下ページデータおよび上ページデータを有するページデータをプログラミングする方法であって、
   第１のベリファイレベルを用いて第１のページデータの前記下ページデータを第１のページにプログラミングすることと、
   前記第１のページデータの前記下ページデータがプログラミングされた前記第１のページの中で更にプログラミングすべき第１のサブセットを決定し、当該第１のサブセットに対する第１の更なるプログラミングを第２のベリファイレベルを用いて行うことと、
   しかる後、第３および第４のベリファイレベルを用いて前記第１のページデータの前記上ページデータを前記第１のページにプログラミングすることと、
   前記第１のページデータの前記上ページデータがプログラミングされた前記第１のページの中で更にプログラミングすべき第２のサブセットを決定し、当該第２のサブセットに対する第２の更なるプログラミングを第５および第６のベリファイレベルを用いて行うことと、
   を含み、
   前記第１のサブセットを決定することは、
   前記第１のページと物理的に隣接する第２のページにプログラミングされる第２のページデータの逆数を求めることと、
   論理和関数において、前記第１のページデータの前記下ページデータを前記第２のページデータの前記逆数と組み合わせることと、
   当該組み合わせ結果に基づき前記第１のサブセットを特定することと、
   を有し、
   前記第２のサブセットを決定することは、
   前記第２のページデータの逆数を求めることと、
   論理和関数において、前記第１のページデータの前記上ページデータを前記第２のページデータの前記逆数と組み合わせることと、
   当該組み合わせ結果に基づき前記第２のサブセットを特定することと、
   を有する、方法。
5. 複数の物理ページに配置される、メモリセルのアレイと、
   請求項１に記載の方法を実行するように構成される、コントローラと、
   を備える、 デバイス。
6. 複数の物理ページに配置される、メモリセルのアレイと、
   請求項４に記載の方法を実行するように構成される、コントローラと、
   を備える、デバイス。