CN103718247A - 编程存储器单元的装置及方法 - Google Patents

编程存储器单元的装置及方法 Download PDF

Info

Publication number
CN103718247A
CN103718247A CN201280037675.2A CN201280037675A CN103718247A CN 103718247 A CN103718247 A CN 103718247A CN 201280037675 A CN201280037675 A CN 201280037675A CN 103718247 A CN103718247 A CN 103718247A
Authority
CN
China
Prior art keywords
programming
data page
page
data
unit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201280037675.2A
Other languages
English (en)
Other versions
CN103718247B (zh
Inventor
川干小市
作井浩司
彼得·菲利
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN103718247A publication Critical patent/CN103718247A/zh
Application granted granted Critical
Publication of CN103718247B publication Critical patent/CN103718247B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本发明展示并描述编程存储器单元(SLC及MLC两者)以便减少电荷存储结构间耦合的装置及方法。对存储器单元的编程可包含：将第一数据页与第二数据页进行比较；及进一步编程对应于所述第一数据页的将不可能受来自编程所述第二数据页的耦合影响的单元。

Description

编程存储器单元的装置及方法
技术领域
本发明大体来说涉及存储器，且特定来说在一个或一个以上实施例中，本发明涉及编程存储器单元。
背景技术
存储器装置通常经提供作为计算机或其它电子装置中的内部半导体集成电路。存在许多不同类型的存储器，包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)及快闪存储器。
快闪存储器装置已发展成用于各种各样电子应用的非易失性存储器的普遍来源。快闪存储器装置通常使用允许高存储器密度、高可靠性及低电力消耗的单晶体管存储器单元。单元的阈值电压的改变(经由对电荷存储结构(例如，浮动栅极或电荷陷阱)进行编程)或其它物理现象(例如，相变或极化)确定每一单元的数据状态。快闪存储器的常见用途包含：个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字录制器、游戏机、电器、车辆、无线装置、蜂窝式电话及可装卸存储器模块，且快闪存储器的用途不断扩大。
快闪存储器通常利用称为NOR快闪及NAND快闪的两种基本架构中的一者。所述名称是从用以读取装置的逻辑得出。在NOR快闪架构中，存储器单元的逻辑列与耦合到数据线(例如通常称为位线的那些数据线)的每一存储器单元并联耦合。在NAND快闪架构中，存储器单元的一列仅与所述列的耦合到位线的第一存储器单元串联耦合。
随着电子系统的性能及复杂度增加，在系统中对额外存储器的要求也增加。然而，为了继续减少系统的成本，部件计数必须保持为最小值。可通过增加集成电路的存储器密度(通过使用例如多电平单元(MLC)等技术)来实现此需求。举例来说，MLC NAND快闪存储器是极具成本效益的非易失性存储器。
多电平单元可通过给传统快闪单元的特定阈值电压(Vt)指派数据状态(例如，位模式)来利用所述单元的模拟性质。在行业中，通常将这些数据状态称为“电平”。取决于指派给单元的电压范围的数量及在存储器单元的寿命操作期间所指派电压范围的稳定性，此技术准许每单元存储两个或两个以上位。
在许多快闪存储器(单电平单元(SLC)及MLC存储器两者)中，电荷存储结构耦合已部分地由于增加的存储器密度等而增加。耦合发生于存取线(例如称为字线的那些线)之间及数据线(例如称为位线的那些线)之间。存储器的邻近页的字线之间(例如偶数与奇数存储器页之间)的耦合问题取决于待编程于存储器中的数据的位模式。当单元阈值电压由于编程而改变时，阈值电压的改变可进一步增加耦合效应。
出于上文所述的原因且出于所属领域的技术人员在阅读及理解本说明书后将明了的其它原因，此项技术中需要存储器中的经改进补偿。
发明内容
附图说明
图1是根据本发明的一个实施例的方法的流程图；
图2是根据图1的方法编程的单电平单元存储器的阈值电压电平的图形表示；
图3是根据图1的方法编程的多电平单元存储器的阈值电压电平的图形表示；
图4是根据本发明的另一实施例的方法的流程图；
图5是根据图4的方法编程的存储器的阈值电压电平的图形表示；
图6是根据本发明的另一实施例的方法的流程图；且
图7是根据本发明的实施例的电子系统的示意性框图。
具体实施方式
在以下对本发明实施例的详细描述中，参考形成本发明一部分且其中以图解说明的方式展示其中可实践所述实施例的特定实施例的附图。充分详细地描述这些实施例旨在使所属领域的技术人员能够实践本发明，且应理解，可利用其它实施例且可做出过程、电或机械改变，此并不背离本发明的范围。因此，以下详细描述不应视为限制性意义。
图1中展示编程存储器的方法100。方法100包括：在框102中使用第一检验电平编程第一数据页，在框104中将第一数据页与待编程的第二(例如，邻近)数据页进行比较，在框106中确定所述第一数据页的待进一步编程的子集，及在框108中使用第二检验电平编程所述子集。在一个实施例中，如在框104中的比较是通过在“或”函数中组合第一数据页与第二数据页的逆来完成的。借助“或”函数，在一个实施例中确定子集如下。
当待用第二页的数据编程的单元将保持经擦除(例如，将保持逻辑1)时，可能不存在对用第一页的数据编程的邻近单元的明显耦合效应。在此情形中，可将编程到第一检验电平的单元安全地更高编程到第二检验电平(例如，对应于其目标电平)。当将编程待用第二页的数据编程的单元(例如，编程到逻辑0)时，可能存在对用第一页的数据编程的邻近单元的为所述编程电压的明显耦合效应。在此情形中，编程到第一检验电平的单元被禁止进一步编程，因为由于编程第二数据页所致的耦合将使所述单元的阈值电压朝向其目标电平移动。
图2中展示编程操作的实例200。在开始，擦除所有单元，因此所有单元将从擦除阈值电压开始。出于此实例的目的，第一数据页识别为nQ202且由0(编程)及1(擦除)值表示，其中nQ数据表示为0101010110。第二数据页识别为(n+1)Q204且也由0(编程)及1(擦除)值表示，其中(n+1)Q数据表示为1101101010。(n+1)Q数据的逆(也称为(n+1)Q’)206为0010010101。
在此实例中，使用阈值电压电平编程0(检验1)来编程nQ数据。所述单元中待用nQ数据编程的五个单元被编程，而五个单元保持经擦除。确定(n+1)Q数据，对其进行求逆并在“或”函数中将其与nQ数据组合。在“或”函数中组合数据202与数据206产生数据208，针对项2081到20810，其表示为0111010111。项2081、2083、2085、2087及20810指示对应于第一数据页nQ202的经编程单元(其在下文称为“第一页的经编程单元”)的“或”结果。项2082、2084、2086、2088及2089指示对应于第一数据页nQ202的经擦除(1)单元(其在下文称为“第一页的经擦除单元”)的“或”结果。可忽略对应于第一页的经擦除单元的结果(0或1)，因为来自那些单元的电荷存储结构间耦合的任何干扰不可能将使那些单元的阈值电压值移动离开擦除阈值。对应于第一页的经编程单元的1结果指示还将编程第二页的对应单元。此意味着可能存在与那些单元相关联的干扰。在一个实施例中，此触发禁止对第一页的对应单元的进一步编程。对应于第一页的经编程单元的0结果指示第二页的对应单元将保持经擦除。此意味着可能不存在或存在很少与那些单元相关联的干扰。在一个实施例中，此触发使用第二阈值电压电平(检验2)对第一页的对应于结果2081、2085及2087的单元的进一步编程。编程以对第二页的编程而继续。
图3中展示另一编程操作的实例300。MLC存储器与SLC存储器的不同在于其除擦除电平0以外还具有在图3中展示为电平1、2及3的多个编程电平。实例300是针对能够存储四个电平的每单元两个位的存储器。在一个实施例中，按以下次序来执行所述实例的对MLC的编程：首先编程第一下部页n，后续接着第二(例如，邻近)下部页n+1、第一上部页n+2及第二上部页n+3。
在开始，擦除所有单元，因此所有单元将从擦除阈值电压开始。出于此实例的目的，对于第一页的电平0及1编程，第一下部数据页识别为nQ302且由0(编程)及1(擦除)值表示，其中nQ数据表示为0101010110。第二上部数据页识别为(n+3)Q304且也由0(编程)及1(擦除)值表示，其中(n+3)Q数据304表示为1101101010。(n+3)Q数据的逆(也称为(n+3)Q’)306为0010010101。额外检验电平检验12及检验13用于MLC的电平2及3编程。
在此实例中，如下实现第一页的电平0及1编程。使用阈值电压电平编程0(检验11)来编程nQ数据。所述单元中待用nQ数据编程的五个单元被编程，而五个单元保持经擦除。确定(n+3)Q数据，对其进行求逆并在“或”函数中将其与nQ数据组合。在“或”函数中组合数据302与数据306产生数据308，针对项3081到30810，其表示为0111010111。项3081、3083、3085、3087及30810指示对应于第一数据页nQ302的经编程单元的“或”结果。项3082、3084、3086、3088及3089指示对应于第一数据页nQ302的经擦除(1)单元的“或”结果。可忽略对应于第一页的经擦除单元的结果(0或1)，因为来自那些单元的耦合的任何干扰不可能将使那些单元的阈值电压值移动离开擦除阈值。对应于第一页的经编程单元的1结果指示在电平2及3编程期间也将编程第二页的对应单元。此意味着可能存在与那些单元相关联的干扰。在一个实施例中，此触发禁止对第一页的对应单元的进一步编程。对应于第一页的经编程单元的0结果指示第二页的对应单元在第二页的电平2及3编程期间将不经历编程。此意味着可能不存在或存在很少与那些单元相关联的干扰。在一个实施例中，此触发将nQ的具有为0的308结果的那些单元进一步编程到第二阈值电压电平(检验21)。
在第一页的电平0及1编程之后，执行上部页编程。出于此实例的目的，对于第一页的电平2及3编程，第一上部数据页识别为(n+2)Q352且由0(编程)及1(擦除)值表示，其中(n+2)Q数据表示为0111010010。第二上部数据页识别为(n+3)Q354且也由0(编程)及1(擦除)值表示，其中(n+3)Q数据表示为1101101010。(n+3)Q数据的逆(也称为n+3)Q’)356为0010010101。
在此实例中，如下实现第一页的电平2及3编程。使用阈值电压电平编程2或3(检验12或检验13)来编程(n+2)Q数据。在此实例中，(n+2)Q数据表示为0111010010。在电平2及3编程期间编程所述单元中待用(n+2)Q数据编程的五个单元，而在电平2及3编程期间不编程五个单元。确定(n+3)Q数据，对其进行求逆并在“或”函数中将其与(n+2)Q数据组合。在“或”函数中组合数据352与数据356产生数据358，针对项3581到35810，其表示为1111010011。项3581、3585、3587、3588及35810指示第一页的在电平2或3编程期间编程的单元的“或”结果。项3582、3583、3584、3586及3589指示第一页的在电平2或3编程期间未编程的单元的“或”结果。可忽略对应于第一页的在电平2或3编程期间未编程的单元的结果(0或1)，因为来自那些单元的耦合的任何干扰不可能将使那些单元的阈值电压值移动离开其目前阈值。对应于第一页的将在电平2或3编程期间编程的单元的1结果指示在电平2或3编程期间也将编程第二页的对应单元。此意味着可能存在与那些单元相关联的干扰。在一个实施例中，此触发禁止对第一页的对应单元的进一步编程。对应于第一页的将在电平2或3编程期间编程的单元的0结果指示第二页的对应单元在电平2或3编程期间将不经历编程。此意味着可能不存在或存在很少与那些单元相关联的干扰。在一个实施例中，此触发使用两个阈值电压电平(检验22或检验23)中的一者对第一页的对应于结果3585、3587及3588的那些单元的进一步编程。
在各种实施例中，第一数据页可为存储器的偶数数据页，且第二数据页可为存储器的奇数数据页。在其它实施例中，第一数据页可对应于待编程于一行单元或一行单元的一部分中的数据，而第二数据页可对应于待编程于邻近行单元或邻近行单元的一部分中的数据。
应理解，在“或”函数中的组合可使用多种组件来实现，此并不背离本发明的范围。仅以实例方式且不以限制方式，可在各种实施例中作为专用硬件电路或在控制器内实施“或”函数。对速度对裸片空间的考虑允许做出关于如何实施“或”函数的选择。
上文关于图1-3所描述的各种实施例适于与屏蔽位线结构以及解决位线干扰的位线操作一起使用。所述实施例可解决字线干扰，且在其它实施例中，可与解决位线干扰的已知方法组合，此并不背离本发明的范围。
图4中展示编程MLC存储器的方法400的另一实施例，且图5中展示根据方法400的编程电平的图形表示500。方法400包括：在框402中编程第一数据页，在框404中确定编程第二(例如，邻近)数据页对第一数据页的耦合效应，及在框406中响应于所确定耦合效应与阈值的比较而调整第一数据页的编程。在一个实施例中，如在框404中的确定通过加载第二数据页并将经加载第二数据页与经编程第一数据页进行比较来完成。在一个实施例中，调整包括进一步编程用第一数据页编程的邻近于第二数据页的在上部页编程期间将不编程的对应单元的那些单元。
在一个实施例中，确定耦合效应包括确定待用第二数据页编程的单元将被编程到什么电平。当待用第二数据页的数据编程的单元将被编程到较高阈值电压电平(举例来说，如图5中所展示的每单元两个位的MLC的电平1或电平3)时，耦合可能诱发与将那些单元编程到那些电平相关联的阈值电压干扰，因此用第一数据页编程的对应单元的初始编程电平保持相同。当待用第二数据页的数据编程的单元将被编程到较低阈值电压电平(举例来说，如图5中所展示的每单元两个位的MLC的电平0或电平2)，耦合不可能诱发与将对应单元编程到那些电平相关联的阈值电压干扰，因此补充编程过程将第一页的那些单元编程到较高阈值电压分布。接着，执行奇数页编程。此奇数页编程使第一页的对应于第二数据页的单元的编程的单元移动到较高阈值电压电平，从而在第二页编程之后产生更紧密的阈值电压分布。
图5展示根据方法400的编程的实例500。在编程第一数据页之后，用第一数据页编程的存储器单元具有如在502处所展示的阈值电压分布，其中电平0、1、2及3(LV0、LV1、LV2及LV3)作为编程电平。在加载第二数据页之后，执行用第一数据页编程的单元的读取，且针对用第一数据页编程的具有在第二数据页的编程期间编程到电平0或2的对应单元的那些单元执行进一步编程，如504处所展示。分布5041展示未进一步编程的那些电平的分布，且分布5042展示进一步编程的那些电平的分布。对于用第一数据页编程的具有在第二数据页的编程期间编程到电平1或3的对应单元的那些单元，不执行进一步编程。在编程第二数据页之后，在506处展示第二页编程的所得分布。第二页编程也导致对那些分布5041的耦合效应，其使那些分布移动到其最终分布以表示经编程第一数据页，如在508处所展示。
在图6中所展示的另一实施例中，展示编程存储器的另一方法600。方法600包括：在框602中编程偶数数据页，在框604中加载奇数数据页，在框606中读取偶数数据页，在框608中确定编程奇数数据页对经编程偶数数据页的耦合效应，在框610中响应于相应所确定耦合效应小于阈值而进一步编程偶数页的数据，及在框612中编程奇数数据页。在一个实施例中，确定包括确定用偶数页的数据编程的单元与待用奇数页的数据编程的对应单元之间的阈值电压移动量。
图7是根据本发明的实施例且在其上实践本发明的各种实施例的存储器装置701的简化框图。存储器装置701包含布置成若干行及若干列的存储器单元阵列704。虽然将主要参考NAND存储器阵列来描述各种实施例，但各种实施例并不限于存储器阵列704的特定架构。适合于本发明实施例的其它阵列架构的一些实例包含NOR阵列、AND阵列及虚拟接地阵列。然而，一股来说，本文中所描述的实施例可适应(举例来说)准许产生指示每一存储器单元的阈值电压的数据信号的任何阵列架构。此外，本文中所描述的实施例适于与SLC及MLC存储器一起使用，此并不背离本发明的范围。
提供行解码电路708及列解码电路710以解码提供到存储器装置701的地址信号。接收并解码地址信号以存取存储器阵列704。存储器装置701还包含输入/输出(I/O)控制电路712以管理命令、地址及数据到存储器装置701的输入以及数据及状态信息从存储器装置701的输出。地址寄存器714耦合于I/O控制电路712与行解码电路708及列解码电路710之间以在解码之前锁存地址信号。命令寄存器724耦合于I/O控制电路712与控制逻辑716之间以锁存传入命令。在一个实施例中，控制逻辑716、控制电路712及/或固件可个别地、组合地或与其它元件组合地形成控制器。然而，如本文中所使用，控制器不需要一定包含此些组件中的任一者或全部。在一些实施例中，所述控制器可包括内部控制器(例如，位于与存储器阵列相同的裸片上)及/或外部控制器。控制逻辑716响应于所述命令而控制对存储器阵列704的存取并产生用于外部处理器730的状态信息。控制逻辑716耦合到行解码电路708及列解码电路710以响应于地址而控制行解码电路708及列解码电路710。
控制逻辑716可耦合到取样与保持电路718。取样与保持电路718以模拟数据信号的形式锁存传入或传出的数据。举例来说，所述取样与保持电路可含有用于对表示待写入到存储器单元的数据的传入数据信号或指示从存储器单元感测的阈值电压的传出数据信号进行取样的电容器或其它模拟存储装置。取样与保持电路718可进一步提供对经取样信号的放大及/或缓冲以将较强的数据信号提供到外部装置。
模拟数据信号的处置可采取类似于CMOS成像器技术领域中众所周知的方法的方法，其中将响应于入射照射而在成像器的像素处产生的电荷电平存储于电容器上。接着使用差分放大器将这些电荷电平转换为信号，其中参考电容器作为所述差分放大器的第二输入。接着将差分放大器的输出传递到模/数转换(ADC)装置以获得表示照射的强度的数字值。在本发明实施例中，可响应于使电容器经受指示存储器单元的分别用于读取或编程所述存储器单元的实际或目标阈值电压的数据信号而在所述电容器上存储电荷。可接着使用具有接地输入或具有其它参考信号作为第二输入的差分放大器将此电荷转换为模拟数据信号。可接着将差分放大器的输出传递到I/O控制电路712以供在读取操作的情况中从存储器装置输出或在编程存储器装置时的一个或一个以上检验操作期间用于比较。应注意，I/O控制电路712可任选地包含模/数转换功能性及数/模转换(DAC)功能性以将读取数据从模拟数据信号转换为数字位模式及将写入数据从数字位模式转换为模拟信号，使得存储器装置701可适于与模拟或数字数据接口通信。
在编程操作期间，可编程存储器阵列704的目标存储器单元直到指示其阈值电压电平的电压与保持在取样与保持电路718中的电平匹配为止。作为一个实例，此可使用差分感测装置将所保持电压电平与目标存储器单元的阈值电压进行比较来实现。与传统存储器编程几乎一样，可向目标存储器单元施加编程脉冲以增加其阈值电压直到达到或超过所要值为止。在读取操作中，将目标存储器单元的阈值电压电平传递到取样与保持电路718以供直接作为模拟信号或作为模拟信号的数字化表示而传送到外部处理器(图7中未展示)，此取决于ADC/DAC功能性是在存储器装置外部还是在其内提供。
可以多种方式确定单元的阈值电压。举例来说，可在目标存储器单元变为被激活时的点处对存取线(例如通常称为字线的那些存取线)电压进行取样。或者，可向目标存储器单元的第一源极/漏极侧施加经升压电压，且可将阈值电压视为其控制栅极电压与其另一源极/漏极侧处的电压之间的差。通过将电压耦合到电容器，将与所述电容器共享电荷以存储所述经取样电压。注意，经取样电压不需要等于阈值电压，而是仅仅指示所述电压。举例来说，在向存储器单元的第一源极/漏极侧施加经升压电压且向其控制栅极施加已知电压的情况中，可将在存储器单元的第二源极/漏极侧处形成的电压视为数据信号，因为所形成的电压指示存储器单元的阈值电压。
取样与保持电路718可包含高速缓存(即，用于每一数据值的多个存储位置)，使得存储器装置701可在将第一数据值传递到外部处理器的同时读取下一数据值，或在将第一数据值写入到存储器阵列704的同时接收下一数据值。状态寄存器722耦合于I/O控制电路712与控制逻辑716之间以锁存状态信息以供输出到外部处理器。
存储器装置701经由控制链路732在控制逻辑716处接收控制信号。所述控制信号可包含芯片启用CE#、命令锁存启用CLE、地址锁存启用ALE及写入启用WE#。存储器装置701可经由多路复用输入/输出(I/O)总线734从外部处理器接收命令(以命令信号的形式)、地址(以地址信号的形式)及数据(以数据信号的形式)并经由I/O总线734将数据输出到外部处理器。
在特定实例中，经由输入/输出(I/O)总线734的I/O引脚[7：0]在I/O控制电路712处接收命令并将其写入到命令寄存器724中。经由总线734的输入/输出(I/O)引脚[7：0]在I/O控制电路712处接收地址并将其写入到地址寄存器714中。可针对能够接收八个并行信号的装置经由输入/输出(I/O)引脚[7：0]或针对能够接收十六个并行信号的装置经由输入/输出(I/O)引脚[15：0]在I/O控制电路712处接收数据并将其传送到取样与保持电路718。还可针对能够发射八个并行信号的装置经由输入/输出(I/O)引脚[7：0]或针对能够发射十六个并行信号的装置经由输入/输出(I/O)引脚[15：0]输出数据。所属领域的技术人员将了解，可提供额外电路及信号，且已简化图7的存储器装置以帮助专注于本发明的实施例。
在各种实施例中，可对例如存储器700的存储器执行用于减少耦合及用于编程存储器的方法。本文中参考图1-6来展示并描述此些方法。
尽管已关于取样与保持电路718描述了图7，但应理解，控制逻辑716可耦合到数据锁存器而非取样与保持电路718，此并不背离本发明的范围。数据锁存器锁存传入或传出的数据。在写入操作期间，举例来说，如上文所描述使用两组编程脉冲来编程存储器阵列704的目标存储器单元，直到指示其阈值电压电平的电压与保持于数据锁存器中的数据匹配为止。作为一个实例，此可使用差分感测装置来将所保持数据与目标存储器单元的阈值电压进行比较来实现。
另外，尽管已根据各种信号的接收及输出的流行惯例来描述了图7的存储器装置，但应注意，各种实施例不受所描述的特定信号及I/O配置限制。举例来说，可在与接收数据信号的那些输入分开的输入处接收命令及地址信号，或可经由I/O总线734的单个I/O线串行地发射数据信号。由于数据信号表示位模式而非个别位，因此8位数据信号的串行通信可与表示个别位的八个信号的并行通信同样高效。
虽然本文中已图解说明且描述了特定实施例，但所属领域的一股技术人员将了解旨在实现相同目的的任何布置均可替代所展示的特定实施例。此申请案打算涵盖本发明的任何修改或变化。因此，显然打算使本发明仅由权利要求书及其等效内容限制。

Claims (16)

1.一种编程存储器单元的方法，其包括：
使用第一检验电平编程第一数据页；
将所述第一数据页与待编程的第二数据页进行比较；
确定所述第一数据页的待进一步编程的子集；及
使用第二检验电平编程所述子集。
2.根据权利要求1所述的方法，其中比较进一步包括：
在“或”函数中组合所述第一数据页与所述第二数据页的逆。
3.根据权利要求2所述的方法，其中确定子集进一步包括：
确定对应于所述第一数据页的所述存储器单元中的哪一些被编程且邻近于对应于所述第二页的将保持经擦除的存储器单元。
4.根据权利要求1所述的方法，其中所述第二数据页为邻近数据页。
5.根据权利要求1所述的方法，其中所述第一检验电平为对应于所述第一页的经编程单元的第一阈值电压，且其中如果对应于第二数据页的邻近单元在编程所述第二数据页之后保持经擦除，那么所述第二检验电平为第二阈值电压电平。
6.根据权利要求5所述的方法，且其进一步包括：
如果在所述第二数据页的编程期间将编程对应于所述第二数据页的所述邻近单元，那么禁止对所述经编程单元的进一步编程。
7.根据权利要求1所述的方法，其中将所述第一数据页与所述第二数据页进行比较进一步包括：
确定编程所述第二数据页的耦合效应；及
响应于所述所确定耦合效应与阈值的比较而调整所述第一数据页的编程。
8.根据权利要求7所述的方法，其中确定包括
加载所述第二数据页；及
将所述经加载第二数据页与所述经编程第一数据页进行比较。
9.根据权利要求7所述的方法，其中调整包括进一步编程所述第一页的具有小于所述阈值的所确定耦合效应的数据。
10.根据权利要求9所述的方法，其中进一步编程包括将所述第一页的具有小于所述阈值的所确定耦合效应的所述数据进一步编程到较高编程电平。
11.根据权利要求7所述的方法，且其进一步包括在调整所述第一数据页的编程之后编程所述第二数据页。
12.根据权利要求7所述的方法，其中所述存储器单元构成多电平单元MLC存储器，且其中调整包括当待用所述第二数据页编程的对应单元将被编程到所述MLC的电平中的较低电平时进一步编程所述第一页的数据。
13.根据权利要求7所述的方法，其中所述第一数据页为偶数数据页且所述第二数据页为奇数数据页。
14.一种装置，其包括：
存储器单元阵列，其布置成若干逻辑页；及
控制器，其经配置以使用对应于所述阵列中的第一数据页的经编程单元的第一阈值电压电平编程所述第一页，将所述第一数据页与所述阵列中的第二数据页进行比较，及如果对应于所述第二数据页的邻近单元在编程所述第二数据页之后将保持经擦除，那么使用第二阈值电压电平来编程所述经编程单元。
15.根据权利要求14所述的装置，其中所述控制器进一步经配置以：如果在所述第二数据页的编程期间将编程对应于所述第二数据页的所述邻近单元，那么禁止对所述经编程单元的进一步编程。
16.根据权利要求14所述的装置，其中所述控制器进一步经配置以通过在“或”函数中组合所述第一数据页与所述第二数据页的逆来进行比较。
CN201280037675.2A 2011-07-07 2012-06-28 编程存储器单元的装置及方法 Active CN103718247B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/178,217 2011-07-07
US13/178,217 US8537623B2 (en) 2011-07-07 2011-07-07 Devices and methods of programming memory cells
PCT/US2012/044522 WO2013006355A2 (en) 2011-07-07 2012-06-28 Devices and methods of programming memory cells

Publications (2)

Publication Number Publication Date
CN103718247A true CN103718247A (zh) 2014-04-09
CN103718247B CN103718247B (zh) 2017-03-08

Family

ID=47437633

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201280037675.2A Active CN103718247B (zh) 2011-07-07 2012-06-28 编程存储器单元的装置及方法

Country Status (6)

Country Link
US (2) US8537623B2 (zh)
EP (1) EP2729935A4 (zh)
JP (1) JP6117779B2 (zh)
KR (1) KR101634884B1 (zh)
CN (1) CN103718247B (zh)
WO (1) WO2013006355A2 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108028066A (zh) * 2016-05-03 2018-05-11 美光科技公司 存储器装置中的编程抑制

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013122799A (ja) * 2011-12-09 2013-06-20 Toshiba Corp 不揮発性半導体記憶装置
JP6457364B2 (ja) 2015-09-11 2019-01-23 東芝メモリ株式会社 メモリシステム
US9589659B1 (en) 2016-05-25 2017-03-07 Micron Technology, Inc. Pre-compensation of memory threshold voltage
EP3427644B1 (en) 2017-07-14 2022-12-28 Asahi Kasei Kabushiki Kaisha Concentration measuring module, dialyzer, and concentration calculating method
US10607693B2 (en) 2018-06-29 2020-03-31 Micron Technology, Inc. Misplacement mitigation algorithm
US11972812B2 (en) * 2021-12-13 2024-04-30 Sandisk Technologies Llc Non-volatile memory with data refresh based on data states of adjacent memory cells

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020114194A1 (en) * 1999-06-22 2002-08-22 Yuichi Kunori Multilevel storage nonvolatile semiconductor memory device enabling high-speed data reading and high-speed data writing
US20060120162A1 (en) * 2004-11-12 2006-06-08 Kabushiki Kaisha Toshiba Method of writing data to a semiconductor memory device
US20080056007A1 (en) * 2006-09-01 2008-03-06 Dong-Ku Kang Flash memory device using program data cache and programming method thereof
US20080253188A1 (en) * 2006-02-16 2008-10-16 Micron Technology, Inc. Programming method to reduce gate coupling interference for non-volatile memory
US20100177567A1 (en) * 2009-01-14 2010-07-15 Mitsuaki Honma Nonvolatile semiconductor memory device which can electrically rewrite data and system therefor

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6522580B2 (en) * 2001-06-27 2003-02-18 Sandisk Corporation Operating techniques for reducing effects of coupling between storage elements of a non-volatile memory operated in multiple data states
JP3935139B2 (ja) * 2002-11-29 2007-06-20 株式会社東芝 半導体記憶装置
JP4005000B2 (ja) 2003-07-04 2007-11-07 株式会社東芝 半導体記憶装置及びデータ書き込み方法。
US6996004B1 (en) 2003-11-04 2006-02-07 Advanced Micro Devices, Inc. Minimization of FG-FG coupling in flash memory
US6888758B1 (en) 2004-01-21 2005-05-03 Sandisk Corporation Programming non-volatile memory
US7221592B2 (en) * 2005-02-25 2007-05-22 Micron Technology, Inc. Multiple level programming in a non-volatile memory device
JP4157563B2 (ja) * 2006-01-31 2008-10-01 株式会社東芝 半導体集積回路装置
KR100763353B1 (ko) * 2006-04-26 2007-10-04 삼성전자주식회사 인접하는 메모리셀과의 커플링 노이즈를 저감시키는불휘발성 반도체 메모리 장치
US7952922B2 (en) * 2006-06-06 2011-05-31 Micron Technology, Inc. Method for programming a non-volatile memory device to reduce floating-gate-to-floating-gate coupling effect
KR101048834B1 (ko) 2006-07-20 2011-07-13 샌디스크 코포레이션 프로그래밍 중의 커플링 보상
US7894269B2 (en) 2006-07-20 2011-02-22 Sandisk Corporation Nonvolatile memory and method for compensating during programming for perturbing charges of neighboring cells
JP4918136B2 (ja) * 2006-07-20 2012-04-18 サンディスク コーポレイション 結合を使用する隣接素子の検出に基づく結合の補償
US7400535B2 (en) 2006-07-20 2008-07-15 Sandisk Corporation System that compensates for coupling during programming
US7486566B2 (en) * 2006-12-28 2009-02-03 Intel Corporation Methods, apparatus, and systems for flash memory bit line charging
JP4869088B2 (ja) * 2007-01-22 2012-02-01 株式会社東芝 半導体記憶装置及びその書き込み方法
US7599224B2 (en) 2007-07-03 2009-10-06 Sandisk Corporation Systems for coarse/fine program verification in non-volatile memory using different reference levels for improved sensing
KR101378349B1 (ko) * 2008-01-30 2014-03-28 삼성전자주식회사 메모리 장치 및 메모리 데이터 읽기 방법
KR100953045B1 (ko) * 2008-05-23 2010-04-14 주식회사 하이닉스반도체 불휘발성 메모리 장치의 프로그램 방법
US7746691B2 (en) * 2008-06-10 2010-06-29 Micron Technology, Inc. Methods and apparatus utilizing predicted coupling effect in the programming of non-volatile memory
US7848144B2 (en) * 2008-06-16 2010-12-07 Sandisk Corporation Reverse order page writing in flash memories
KR101436506B1 (ko) * 2008-07-23 2014-09-02 삼성전자주식회사 메모리 장치 및 메모리 데이터 프로그래밍 방법
US8482976B2 (en) * 2008-12-09 2013-07-09 Kabushiki Kaisha Toshiba Semiconductor memory device and semiconductor memory system storing multilevel data
KR101534274B1 (ko) 2009-02-25 2015-07-06 삼성전자주식회사 메모리 시스템 및 그것의 프로그램 방법
KR101600539B1 (ko) * 2009-04-07 2016-03-08 삼성전자주식회사 불휘발성 메모리 장치의 프로그램 방법
US7898864B2 (en) 2009-06-24 2011-03-01 Sandisk Corporation Read operation for memory with compensation for coupling based on write-erase cycles
US8130543B2 (en) * 2009-08-13 2012-03-06 Macronix International Co., Ltd. Method and apparatus for increasing memory programming efficiency through dynamic switching of sense amplifiers
KR101099911B1 (ko) * 2009-12-17 2011-12-28 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 동작 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020114194A1 (en) * 1999-06-22 2002-08-22 Yuichi Kunori Multilevel storage nonvolatile semiconductor memory device enabling high-speed data reading and high-speed data writing
US20060120162A1 (en) * 2004-11-12 2006-06-08 Kabushiki Kaisha Toshiba Method of writing data to a semiconductor memory device
US20080253188A1 (en) * 2006-02-16 2008-10-16 Micron Technology, Inc. Programming method to reduce gate coupling interference for non-volatile memory
US20080056007A1 (en) * 2006-09-01 2008-03-06 Dong-Ku Kang Flash memory device using program data cache and programming method thereof
US20100177567A1 (en) * 2009-01-14 2010-07-15 Mitsuaki Honma Nonvolatile semiconductor memory device which can electrically rewrite data and system therefor

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108028066A (zh) * 2016-05-03 2018-05-11 美光科技公司 存储器装置中的编程抑制
CN108028066B (zh) * 2016-05-03 2021-06-04 美光科技公司 用于编程抑制的方法和装置

Also Published As

Publication number Publication date
WO2013006355A3 (en) 2013-04-04
US9312023B2 (en) 2016-04-12
EP2729935A4 (en) 2015-04-08
JP2014518430A (ja) 2014-07-28
EP2729935A2 (en) 2014-05-14
US20140016411A1 (en) 2014-01-16
US20130010537A1 (en) 2013-01-10
WO2013006355A2 (en) 2013-01-10
US8537623B2 (en) 2013-09-17
KR20140033224A (ko) 2014-03-17
CN103718247B (zh) 2017-03-08
KR101634884B1 (ko) 2016-06-29
JP6117779B2 (ja) 2017-04-19

Similar Documents

Publication Publication Date Title
US8233329B2 (en) Architecture and method for memory programming
CN103718247A (zh) 编程存储器单元的装置及方法
US8223551B2 (en) Soft landing for desired program threshold voltage
US11934336B2 (en) Pseudo asynchronous multi-plane independent read
CN101461011A (zh) Nand架构存储器装置及操作
US8526238B2 (en) Memory arrays and methods of operating memory
US9484101B2 (en) Methods of programming memories
CN103650057B (zh) 编程方法及存储器
US20170025170A1 (en) Two-part programming methods
US9064578B2 (en) Enable/disable of memory chunks during memory access
US10121544B2 (en) Connecting memory cells to a data line sequentially while applying a program voltage to the memory cells
CN110299174A (zh) 半导体存储装置
KR20080069480A (ko) 서로 다른 독출 대기 시간을 가지는 복수개의 메모리 셀어레이들을 구비하는 불휘발성 메모리 시스템 및 상기불휘발성 메모리 시스템의 데이터 독출 방법
US20160133326A1 (en) Apparatuses and methods for non-volatile memory programming schemes
US9003105B2 (en) Semiconductor memory device and method for writing therein

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant