TW201349303A - 形成積體電路中鰭狀結構的方法 - Google Patents

Abstract

本發明揭示了一種形成積體電路中鰭狀結構的方法，其步驟包含在一基底上形成複數個鰭狀結構、在該基底上覆蓋一絕緣層、進行一平坦化製程裸露出遮罩層、進行一濕式蝕刻製程蝕刻部分的該絕緣層以裸露出該些遮罩層的部分側壁、移除該遮罩層、以及進行一乾式蝕刻製程移除墊層及部分的該絕緣層以裸露出該鰭狀結構的頂面及部分側壁。

Description

形成積體電路中鰭狀結構的方法

本發明大體上關於一種積體電路結構的形成方法，更具體言之，其係關於一種形成積體電路中鰭狀結構(Fin)的方法。

近年來，隨著各種消費性電子產品不斷的朝小型化發展，半導體元件設計的尺寸亦不斷縮小，以符合高積集度、高效能和低耗電之潮流以及產品需求。

隨著場效電晶體(field effect transistors,FETs)元件尺寸持續地縮小，習知平面式(planar)場效電晶體元件之發展已面臨製程上之極限。為了克服製程限制，以非平面(non-planar)之場效電晶體元件，例如鰭狀場效電晶體(fin field effect transistor,Fin FET)元件取代平面電晶體元件已成為目前之主流發展趨趨勢。由於鰭狀場效電晶體元件的立體結構可增加閘極與鰭狀結構的接觸面積，因此，可進一步增加閘極對於載子通道區域的控制，從而降低小尺寸元件面臨的由汲極引發的能帶降低(drain induced barrier lowering,DIBL)效應，並可以抑制短通道效應(short channel effect,SCE)。且由於鰭狀場效電晶體元件在同樣的閘極長度下，具有更寬的通道寬度，因而可獲得加倍的汲極驅動電流。甚至，電晶體元件的 臨界電壓(threshold voltage)也可藉由調整閘極的功函數而被加以調控。

為了製作非平面式場效電晶體元件，半導體基底上首先必須先製作出多個凸起、相互平行的鰭狀結構，並利用沉積、平坦化、以及回蝕刻等製程在各鰭狀結構之間形成淺溝槽隔離結構，同時定義出鰭狀結構的高度。對此，習知技術的作法一般係在回蝕刻製程中使用稀釋氫氟酸來蝕刻鰭狀結構之間的淺溝槽隔離結構達一定深度，藉以定義出鰭狀結構。然而，以上述習知技術作法所製成的鰭狀結構會有不少的缺點。例如，鰭狀結構的頂面寬度與底面寬度會相差過大(如大於1奈米(nm))、鰭狀結構與周圍淺溝槽隔離結構的交界處會有因為芯吸效應(wicking effect)引起的明顯芯吸特徵(貼近鰭狀結構之淺溝槽隔離結構的頂面與遠離鰭狀結構之淺溝槽隔離結構的頂面，其高度可能相差40埃(Å)以上)、或是最後所形成的鰭狀結構的頂面不具有圓角化(corner rounding)特徵，還需進行額外的氫氣退火(H₂ anneal)製程來獲得圓角化特徵。上述缺點皆有可能對後續所形成的非平面式場效電晶體元件的電性有不良的影響，或是增加生產的時間與成本。

是以，本發明即針對改良上述習知製程，以獲得較佳的鰭狀結構並節省製程步驟。

有鑒於前述習知技術的諸項缺失，本發明特以提出了一種新穎的半導體製程，其方法中主要藉由先進行一蝕刻製程將鰭狀結構旁的淺溝槽隔離結構蝕刻至一預定深度後，再進行一以氟化氫(HF)氣體與氨氣(NH3)製程氣體為主的SiCoNi乾式蝕刻製程來蝕刻淺溝槽隔離結構以界定出鰭狀結構的高度。以此方式所形成的鰭狀結構將具有較佳的外型輪廓，有益於後續所製作的非平面式場效電晶體元件的電性。

本發明的目的即在於提供一種形成積體電路中鰭狀結構的方法，其步驟包含在一基底上形成複數個鰭狀結構、在該基底上覆蓋一絕緣層、進行一平坦化製程裸露出遮罩層、進行一濕式蝕刻製程蝕刻部分的該絕緣層以裸露出該些遮罩層的部分側壁、移除該遮罩層、以及進行一乾式蝕刻製程移除墊層及部分的該絕緣層以裸露出該鰭狀結構的頂面及部分側壁。

無疑地，本發明的這類目的與其他目的在閱者讀過下文以多種圖示與繪圖來描述的較佳實施例細節說明後將變得更為顯見。

在下文的細節描述中，元件符號會標示在隨附的圖示中成為其中的一部份，並且以可實行該實施例之特例描述方式來表示。這類實施例會說明足夠的細節俾使該領域之一般技 藝人士得以具以實施。閱者須瞭解到本發明中亦可利用其他的實施例或是在不悖離所述實施例的前提下作出結構性、邏輯性、及電性上的改變。因此，下文之細節描述將不欲被視為是一種限定，反之，其中所包含的實施例將由隨附的申請專利範圍來加以界定。

現在下文中將提供多個實施例搭配圖示來說明本發明之半導體製程。其中，第1-8圖繪示出根據本發明實施例中鰭狀結構形成方法的截面示意圖。

首先請參照第1圖，提供一半導體基底10。在本實施例中，半導體基底10可為矽基底，但其材質亦可包含其他常用的基底材料，如碳、鍺、鎵、砷、氮、銦及/或磷等成分。半導體基底10亦可為矽塊材等類型之基底。

半導體基底10上會依序形成一墊層12及一遮罩層14。墊層12可為使用如熱氧化製程所形成的氧化矽層，其係作為半導體基底10與遮罩層14之間的黏合層。墊層12亦可作為蝕刻遮罩層時的蝕刻停止層。在一實施例中，遮罩層14係以如低壓化學氣相沉積(LPCVD)等製程形成之氮化矽層。在其他實施例中，遮罩層14則可以熱氮化、電漿輔助化學氣相沉積(PECVD)、或是電漿陽極氮化等製程方式形成。遮罩層14係用作為在微影製程期間的一硬遮罩。遮罩層14上會形成光阻16，之後光阻16會受到圖形化而形成開口18以裸露出底下的遮罩層14。

接著請參照第2圖，遮罩層14與墊層12會經由前述所 形成的開口18受到蝕刻而圖形化，並裸露出下層的半導體基底10。所裸露出的半導體基底10之後會以圖形化的遮罩層14為硬遮罩再次進行蝕刻製程而形成溝渠22，溝渠22之間的半導體基底10部位則形成了條狀結構20。光阻16在蝕刻製程過後會被移除。接著，可進行一清洗製程來移除半導體基底10中的原生氧化物，如使用稀釋氫氟酸(DHF)來清洗。

在本發明實施例中，溝渠22的深度D可介於約2100埃(Å)至2500埃(Å)之間，其寬度W可介於300 Å至1500 Å之間，溝渠22的深寬比(D/W)則可大於7。條狀結構20的寬度S可小於30奈米(nm)。本領域的一般技藝人士將可了解到，本文通篇說明中所提述的尺寸與數值僅為一例示，其可被改變來適用於不同尺度的積體電路中。

接著請參照第3圖，之後溝渠22中會形成襯裡層24，如一氧化層。在一實施例中，襯裡層24可為厚度介於20Å至500Å的熱氧化物。在其他實施例中，襯裡層24可使用臨場蒸氣產生技術(in situ steam generation，ISSG)來形成。在又一實施例中，襯裡層24可使用選擇性區域化學氣相沉積(Selective Area Chemical Vapor Deposition,CVD)等可產生共形氧化層的沉積技術來形成。此外，襯裡層24可為上述之單一薄膜層，或者為包含矽氧化合物和/或矽氮化合物等之複合堆疊層。襯裡層24的形成可使溝渠22的角落圓角化，減少電場，因而改善了所形成的積體電路的電性表現。

接著請參照第4圖，在溝渠22中填滿介電材料(或稱為 絕緣層)26。介電材料26可包含氧化矽等單一介電材料，亦可再包含氮化矽(SiN)、碳化矽(SiC)等其他介電材料而構成複合堆疊層。在一實施例中，介電材料26可使用高深寬比製程(high aspect ratio process,HARP)來形成，其製程氣體可包含正矽酸乙酯(tetraethoxysilane,TEOS)及臭氧(O₃)。在本實施例中，如第4圖所示，介電材料26會覆蓋包含條狀結構20在內的整個半導體基底10，其表面高度會超出遮罩層14的頂面，並且可能為一非平坦面。

在覆蓋介電材料26之後，進行一平坦化製程，如化學機械研磨製程，移除部分的介電材料26。該平坦化製程會裸露出遮罩層14，其所形成之結構如第5圖所示，遮罩層14與介電材料26的頂面約略形成一平坦表面。溝渠40中剩下的介電材料26與襯裡層24構成了位於條狀結構20之間的淺溝槽隔離結構(STI)28。

接著請參照第6圖，在遮罩層14裸露出來後，進行一第一蝕刻製程蝕刻淺溝槽隔離結構28。在本發明一實施例中，當淺溝槽隔離結構28的材質為氧化矽時，第一蝕刻製程可為採用稀釋氫氟酸(DHF)的濕式蝕刻製程。此第一蝕刻製程會蝕去部分的淺溝槽隔離結構28，使得其頂面高於遮罩層14的底面且低於遮罩層14的頂面，並裸露出遮罩層14的部分側壁。在較佳的情況下，蝕刻後之淺溝槽隔離結構28的頂面係處在遮罩層14厚度一半的高度位置。

請參照第7圖，在完成第一蝕刻製程之後，接著移除裸 露出的遮罩層14。在本發明一實施例中，當遮罩層14的材質為氮化矽時，其可採用熱磷酸(H₃PO₄)的濕式蝕刻製程來加以移除。由於在此階段遮罩層14係凸出於淺溝槽隔離結構28，故當遮罩層14被移除後，淺溝槽隔離結構28與其間的墊層12會界定出一凹部30，此時墊層12的頂面係低於淺溝槽隔離結構28的頂面。

接著請參照第8圖，在移除遮罩層14之後，進行一第二蝕刻製程移除條狀結構20上方的墊層12以及兩旁部分的淺溝槽隔離結構28。此第二蝕刻製程會蝕去淺溝槽隔離結構28達一定深度，使得條狀結構20凸出於淺溝槽隔離結構28，形成所欲之鰭狀結構20a並界定出其高度H。此蝕刻製程亦可能會同時蝕除鰭狀結構20a側壁上的襯裡層24。在本發明實施例中，由於條狀結構20上方的墊層12厚度較第二次蝕刻製程所蝕刻之厚度薄上許多，故於第二蝕刻製程中墊層12會被蝕除殆盡並蝕刻到部分的條狀結構20，因而後續所形成的鰭狀結構20a的頂面會具有圓角化特徵。

在本發明實施例中，第二次蝕刻製程係採用一乾蝕刻製程來蝕去淺溝槽隔離結構28達一定深度，且此乾蝕刻製程較佳含有氫原子，例如主要採用以氟化氫(HF)氣體與氨氣(NH₃)為主的製程氣體來對工件進行乾式蝕刻。故在一較佳實施例中，可選用美商應用材料公司所開發出來的一種選擇性材料移除技術，SiCoNi製程，其對於介電材料26之移除有優異的效果，能有效控制鰭狀結構20a的高度H，且蝕刻過後鰭 狀結構20a與周圍淺溝槽隔離結構28的交界處會的芯吸效應情形可明顯獲得改善。例如，貼近鰭狀結構之淺溝槽隔離結構的頂面與遠離鰭狀結構之淺溝槽隔離結構的頂面，其高度差可以控制在40埃(Å)以內。SiCoNi製程主要是利用含氟氣體和氧化矽反應生成氟矽酸銨((NH₄)₂SiF₆)之方式來選擇性移除氧化矽，前述的含氟氣體可以為氟化氫(HF)或三氟化氮(NF₃)。

再者，以此製程搭配本發明前述將淺溝槽隔離結構28高度控制在高於墊層12的頂面之作法，第二次蝕刻製程後所界定出之鰭狀結構20a的頂面與底面的寬度差異會較小，例如小於1奈米，且其頂面會具有圓角化特徵，不須如習知作法般還需進行額外的氫氣退火(H₂ anneal)製程。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

10‧‧‧半導體基底

12‧‧‧墊層

14‧‧‧遮罩層

16‧‧‧光阻

18‧‧‧開口

20‧‧‧條狀結構

20a‧‧‧鰭狀結構

22‧‧‧溝渠

24‧‧‧襯裡層

26‧‧‧介電材料

28‧‧‧淺溝槽隔離結構

30‧‧‧凹部

本說明書含有附圖併於文中構成了本說明書之一部分，俾使閱者對本發明實施例有進一步的瞭解。該些圖示係描繪了本發明一些實施例並連同本文描述一起說明了其原理。在該些圖示中：第1-8圖繪示出根據本發明實施例中鰭狀結構形成方法的截面示意圖。

須注意本說明書中的所有圖示皆為圖例性質。為了清楚與方便圖示說明之故，圖示中的各部件在尺寸與比例上可能會被誇大或縮小地呈現。圖中相同的參考符號一般而言會用來標示修改後或不同實施例中對應或類似的特徵。

10‧‧‧半導體基底

20‧‧‧條狀結構

20a‧‧‧鰭狀結構

24‧‧‧襯裡層

28‧‧‧淺溝槽隔離結構

Claims (10)

1. 一種形成積體電路中鰭狀結構的方法，其步驟包含：在一基底上形成複數個鰭狀結構，每一該鰭狀結構的頂面上依序包含有一墊層及一遮罩層；在該基底上覆蓋一絕緣層；進行一平坦化製程移除部分的該絕緣層，以裸露出該些遮罩層；進行一濕式蝕刻製程蝕刻部分的該絕緣層，以裸露出該些遮罩層的部分側壁；移除該遮罩層，以裸露出該墊層；以及進行一乾式蝕刻製程移除該墊層及部分的該絕緣層，以裸露出該鰭狀結構的頂面及部分側壁。
2. 如申請專利範圍第1項所述的形成積體電路結構的方法，其中該濕式蝕刻製程會使得該絕緣層的頂面高於該遮罩層的底面且低於該遮罩層的頂面。
3. 如申請專利範圍第2項所述的形成積體電路結構的方法，其中該濕式蝕刻製程會使得該絕緣層的頂面處在該遮罩層厚度一半的高度位置。
4. 如申請專利範圍第1項所述的形成積體電路結構的方法，其中該濕式蝕刻製程為採用稀釋氫氟酸(DHF)的濕式蝕刻 製程。
5. 如申請專利範圍第1項所述的形成積體電路結構的方法，其中該乾式蝕刻製程為採用氟化氫(HF)氣體與氨氣(NH₃)的乾式蝕刻製程。
6. 如申請專利範圍第1項所述的形成積體電路結構的方法，另包含在形成該複數個鰭狀結構之步驟後在該鰭狀結構的表面形成一層襯裡層。
7. 如申請專利範圍第1項所述的形成積體電路結構的方法，其中該遮罩層包含氮化矽層。
8. 如申請專利範圍第1項所述的形成積體電路結構的方法，其中該墊層包含氧化矽層。
9. 如申請專利範圍第1項所述的形成積體電路結構的方法，其中該絕緣層包含氧化矽層。
10. 如申請專利範圍第1項所述的形成積體電路結構的方法，其中該乾式蝕刻製程後所裸露出的該鰭狀結構的頂面具有圓角化特徵。