TW201330282A - 齊納二極體結構及其製造方法 - Google Patents

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Abstract

本發明實施例提供一種齊納二極體結構，包括第一型半導體層、第二型半導體層、第一電極、第二電極以及隔離層。其中，第二型半導體層位在第一型半導體層內的一預定區域中。第一電極位在第一型半導體層的底部。第二電極位在第一型半導體層與第二型半導體層上，且對應於第二型半導體層。隔離層位在第一型半導體層及第二型半導體層之上，並圍繞著第二電極。據此，此齊納二極體結構可利用設置隔離層防止齊納二極體封裝於電路板上時，因延伸爬膠造成短路的現象發生。

Description

齊納二極體結構及其製造方法
本發明有關於一種半導體元件結構及其製造方法，且特別是關於一種齊納二極體結構及其製造方法。
齊納二極體(Zener Diode)因其運作於逆向崩潰電壓時可穩定提供逆向崩潰電壓，因而具有穩定電壓的功能。齊納二極體已廣泛運用於整流器、電源穩壓電路或過電壓保護電路等用途。另外，齊納二極體通常可透過焊接方式於其他電子元件連接於電路板上或是利用導電膠黏合方式與積體電路崁入封裝於晶片或印刷電路板上。
請參照圖1，圖1繪示傳統齊納二極體結構示意圖。目前市面上的齊納二極體結構如圖1所示，齊納二極體結構10包括第一型半導體層103(例如N型半導體層)、第二型半導體層105(例如P型半導體層)、鈍化層107(passivation layer)、金屬墊(metal pad)101、109。其中，金屬墊101、109為相反極性之金屬墊，例如陽極與陰極，且電性絕緣。此外，第二型半導體層105位於第一型半導體層103內的一預定區域。第一型半導體層103及第二型半導體層105另透過佈設一層鈍化層107與金屬墊109相結合。金屬墊101設置於第一型半導體層103的底部，而金屬墊109設置於第一、第二型半導體層103、105之上方。此外，金屬墊101一般會封裝於電路板或晶片中，而金屬墊109則可透過打線方式與其他崁入式電子元件相連接。
然當具上述結構之齊納二極體係透過導電膠111的黏著方式封裝於電路板113上時，如圖1所示，導電膠111通常會因封裝時的壓擠而溢膠，造成金屬墊109以及金屬墊101因導電膠111延伸爬膠而相連接，而形成短路，從而降低製程良率。
本發明實施例提供的一種齊納二極體結構，藉由設置隔離層於齊納二極體結構上方之電極的周圍，有效地降低齊納二極體封裝於電路板時，因導電膠溢出所造成的短路的機率。
本發明實施例提供一種齊納二極體結構，此齊納二極體結構包括第一型半導體層、第二型半導體層、第一電極、第二電極以及隔離層。其中，第二型半導體層位在第一型半導體層內的一預定區域中。第一電極位在第一型半導體層的底部。第二電極位在第一型半導體層與第二型半導體層上，且對應於第二型半導體層。隔離層位在第一型半導體層及第二型半導體層之上，並圍繞著第二電極。
在本發明其中一個實施例中，上述第一型半導體層可以是N型半導體層，而上述第二型半導體層可以是P型半導體層。
在本發明其中一個實施例中，上述第一型半導體層可以是P型半導體層，而上述第二型半導體層可以是N型半導體層
在本發明其中一個實施例中，上述第一電極為陰極，而上述第二電極為陽極。
在本發明其中一個實施例中，上述隔離層為金屬氧化物。
在本發明其中一個實施例中，上述隔離層係由絕緣材質所構成。
本發明實施例提供一種齊納二極體結構的製造方法，包括：首先，提供第一電極；其次，形成第一型半導體層於第一電極上；其後，在第一型半導體層內之一預定區域內形成第二型半導體層；接著，形成第二電極於第一、第二型半導體層之上；而後，形成隔離層於第二電極的周圍，並且完全覆蓋第二電極的側壁。
綜上所述，本發明實施例提供一種齊納二極體結構，透過佈設圍繞於齊納二極體結構中第二電極側壁的隔離層，例如對第二電極的外圍區域施以氧化處理形成絕緣隔離層，以防止齊納二極體於封裝時，因溢膠導致的短路現象發生，從而提升製程良率。
為使能更進一步瞭解本發明之特徵及技術內容，請參閱以下有關本發明之詳細說明與附圖，但是此等說明與所附圖式僅係用來說明本發明，而非對本發明的權利範圍作任何的限制。
 [第一實施例]
請參照圖2，圖2繪示本發明第一實施例提供的齊納二極體結構示意圖。齊納二極體結構20包括第一電極201、第一型半導體層203、第二型半導體層205、第二電極207以及隔離層209。
第一型半導體層203為摻雜第一型雜質的半導體層，其中第一型雜質可例如為N型雜質。第二型半導體層205為摻雜第二型雜質的半導體層，其中第二型雜質可為P型雜質。但實務上，第一型雜質亦可為P型雜質而第二型雜質可為N型雜質，本實施例並不限制第一型雜質與第二型雜質的實際類型。第一電極201與第二電極207為具相反極性的金屬電極，本實施例以第一電極201為陽極與第二電極207為陰極為例，但本實施例並不限制。隔離層209可例如為金屬氧化物(metal oxide)或是絕緣材質例如氧化矽(silicon dioxide)或氮化矽(silicon nitride)等，但本實施例並不限制。
值得注意的是，第一電極201與第二電極207可以如上述是由金屬材質所構成，但實務上，第一電極201與第二電極207亦可由其他導電材質，例如矽、石墨或硼等材質所構成，因此本實施例並不限定第一電極201與第二電極207的實際實施方式。另外，第一型半導體層203以N型半導體層為例，可為矽摻雜磷、矽摻雜砷或矽摻雜銻離子等方式構成；第二型半導體層205以P型半導體層為例，可為矽摻雜硼離子構成，但本實施例並不限制。摻雜三、五金屬離子的方式例如是離子佈值，但本實施例並不限制。
進一步來說，第一電極201位於第一型半導體層203的底部，且電性連接第一型半導體層203。第一電極201覆蓋於第一型半導體層203的底部。第二型半導體層205則位於第一型半導體層203內的一預定區域中。其中，第二型半導體層205可透過於第一型半導體層203的該預定區域內摻雜第二型雜質來形成。所形成之第二型半導體層205與第一型半導體層203的上層表面高度相同，且具有平整的表面。第二電極207係例如利用金屬薄膜沉積、濺鍍方式，長於第一型半導體層203與第二型半導體層205的上方，並與第二型半導體層205電性相連。更具體地說，第二電極207位於第二型半導體層205的中央區域，且與第一型半導體層203電性絕緣。
齊納二極體結構20另設置隔離層209於第一型半導體層203及第二型半導體層205的上方，並圍繞於第二電極207的周圍。詳細地說，隔離層209為絕緣材質，其分別與第一型半導體層203及第二型半導體層205部分重疊，並延伸至第二電極207的側壁並分別與第一電極201、第一型半導體層203、第二型半導體層205以及第二電極207電性絕緣。詳細地說，隔離層209的高度可圍繞並覆蓋於第二電極207的側壁，且如圖2所示，隔離層209的高度可等於第二電極207的高度。在其他實施例中，隔離層209的高度可高於或低於第二電極207的高度。隔離層209於本實施中以金屬材料為例，因此隔離層209可由第二電極207的外緣電極區域經氧化所形成的。
據此，所述齊納二極體結構20透過設置於第二電極207的周圍的隔離層209，有效地抑制銀膠或導電膠因溢膠而與第一電極201相連的可能性，從而達到防止第一電極201與第二電極207因延伸爬膠形成電性相連，導致短路的現象發生。
[第二實施例]
上述隔離層209可以有不同的結構，請參照圖3，圖3繪示本發明第二實施例之齊納二極體結構的示意圖。圖2所述之齊納二極體結構20與圖3所述之齊納二極體結構30的差異在於，所述之齊納二極體結構30中的隔離層209a的高度高於第二電極207的高度。
具體地說，於本實施例中，隔離層209a可覆蓋於第一、第二型半導體層203、205的上方，且可為由氮化矽或二氧化硅等絕緣材質所構成之絕緣層。隔離層209a與第一、第二型半導體層203、205電性絕緣。第二電極207藉此可與第二型半導體層205電性相連並與第一型半導體層203電性絕緣。
另外，齊納二極體結構30的其他結構類似於圖2之齊納二極體結構20，因此，本發明技術領域具有通常知識者，應可由上述實施例推知齊納二極體結構30的實體結構與建構方式，故在此不再贅述。
值得一提是，本實施例中所述之隔離層209a高於第二電極207，但隔離層209a的實際高度可依設計需求而建置，本實施例並不限制。此外，本實施例所述之隔離層209a的結構與第一實施例中的隔離層209相較為較佳實施方式，因隔離層209a高於第二電極207，據此可有效地防止封裝時，銀膠或導電膠延伸爬膠越過隔離層209a與第二電極207電形相連，造成第一電極201與第二電極207電性相連，形成短路。
[第三實施例]
上述隔離層209還可以不同的結構實現，請參照圖4，圖4繪示本發明第三實施例之齊納二極體結構的示意圖。圖4所述之齊納二極體結構40與圖2所述之齊納二極體結構20的差異在於，齊納二極體結構40中的隔離層209b設置於第一型半導體層203與第二型半導體層205的上方，但隔離層209b的高度低於第二電極207的高度，例如為第二電極207高度的一半，但本實施例定並不限制隔離層209b的實際高度。
齊納二極體結構40的其他結構類似於圖2之齊納二極體結構20，因此，本發明技術領域具有通常知識者，應可由上述實施例推知齊納二極體結構40的實體結構與建構方式，故在此不再贅述。
[第四實施例]
接下來，請參照圖5並同時參照圖6A~圖6E。圖5繪示本發明第四實施例所述之齊納二極體的製作方法之流程圖。圖6A~圖6E分別繪示對應本發明第四實施例所述之齊納二極體的結構製程示意圖。
首先，於步驟S10(亦如圖6A所示)，提供第一電極501。其中，於本實施例中，第一電極501為金屬材質，且設為陰極。
其次，如圖6B所示，於第一電極501之上，形成具有第一型雜質的第一型半導體層503(步驟S20)。其中，第一型雜質於此實施例中為N型雜質，且可為矽摻雜磷、矽摻雜砷或矽摻雜銻離子等方式構成，但本實施例並不限制。
其後，如圖6C所示，於第一型半導體層503中的一預定區域內，透過摻雜第二型雜質，形成具第二型雜質的第二型半導體層505(步驟S30)。其中，第二型雜質於此實施例中為P型雜質，且可由矽摻雜硼離子構成，但本實施例並不限制。
附帶一提的是，實務上，第一型雜質亦可為P型雜質而第二型雜質可為N型雜質，本實施例並不限制第一型雜質與第二型雜質的實際類型。另外，第一型半導體層503以及第二型半導體層505可利用化學氣相沉積法(Chemical vapor deposition，CVD)來製作。
接著，於步驟S40中，如圖6D所示，於第一型半導體層503及第二型半導體層505之上方，可利用金屬薄膜沉積、濺鍍方式形成具有一預設高度且覆蓋於第一型半導體層503及第二型半導體層505上方之第二電極507。其中，於本實施例中，第二電極507亦為金屬材質，並設為陽極。
隨後，於步驟S50中，透過曝光(exposure)及顯影(developing)製程製作一光罩(未繪示)，遮蔽第二電極507對應於第二型半導體層505之中央區域，進而形成一遮蔽區域(亦即導電區域)與一裸露區域。對第二電極507之裸露區域施以氧化處理(oxidation)以及熱處理(thermal process)程序，使未被所述光罩覆蓋之區域(亦即裸露區域)，因產生氧化反應，而氧化形成與第二電極507電性絕緣之氧化絕緣層，亦即隔離層509，並圍繞於該遮蔽區域的周圍(步驟S60)。
此外，隔離層509另與第一型半導體層503以及第二型半導體層505部分區域重疊。其中，氧化處理可例如為熱氧化法、弱鹼性或弱酸性等氧化處理方式，可依實際製程需求而實施，本實施例並不限制。
而後，於步驟S70中，利用蝕刻或剝膜(stripping)製程移除光罩，形成如6E所示之第二電極507與隔離層509，構成齊納二極體結構50。
附帶一提的是，光罩的材質可例如為二氧化矽。此外如上述可利用黃光顯影技術來圖案化光罩以形成使遮蔽區域以特定形狀覆蓋於第二電極507的表面，而特定形狀的圖案可依據實際需求設計，例如為方型、矩形、橢圓形、菱型、多邊型或其他幾何型的形狀，本實施利並不限制。
值得注意的是，圖5所述之齊納二極體結構的製作方法，其中隔離層509為金屬氧化物，且具有與第二電極507相同之高度。然而，實務上亦可利用光罩覆蓋並經由蝕刻、剝膜等製程，依製程需求形成所需隔離層509與第二電極507的高度比例。舉例來說，可利用光罩覆蓋隔離層509，而後透過蝕刻製程減少第二電極507之高度使隔離層509高於第二電極507。又舉例來說，可利用光罩覆蓋第二電極507，而後透過蝕刻製程減少隔離層509之高度使隔離層509的高度低於第二電極507。
承如上述實施例所述，隔離層509亦可由絕緣材質實現。詳細地說，可於步驟S30後，於第一、第二型半導體層503、505的上方形成氮化矽或二氧化硅之隔離層509。而後，利用蝕刻製程去除隔離層509對應於第二型半導體層505中央區域的部分。接著，於所去除之中央區域，以金屬薄膜沉積、濺鍍方式形成與第二型半導體層505電性相連之第二電極507。此外，可藉由化學氣相沉積法(CVD)形成所需隔離層509與第二電極507的高度比例。本技術領域具有通常知識者，應可由上述推知隔離層509的製作方式，以及所需的隔離層509與第二電極507的高度比例，故在此不再贅述。要說明的是，圖6A~圖6E僅為對應第四時施例所述齊納二極體的結構製程示意圖，並非用以限定本發明。
綜上所述，本發明實施例提供一種齊納二極體結構，透過佈設圍繞於齊納二極體結構中第二電極側壁的隔離層，其中隔離層與第二電極高度比例可依據需求設置。隔離層的製作方式可例如為對第二電極的外圍區域施以氧化處理形成絕緣隔離層。據此，此齊納二極體結構可有效地降低或防止齊納二極體於封裝時，銀膠或導電膠因溢膠產生沿伸爬膠造成短路的現象發生，進而提升製程良率。
以上所述僅為本發明之實施例，其並非用以侷限本發明之專利範圍。
10、20、30、40、50．．．齊納二極體結構
101、109．．．金屬墊
107．．．鈍化層
111．．．導電膠
113．．．電路板
201、501．．．第一電極
103、203、503．．．第一型半導體層
105、205、505．．．第二型半導體層
207、507．．．第二電極
209、209a、209b、509．．．隔離層
圖1是傳統齊納二極體結構的示意圖。
圖2是本發明第一實施例之齊納二極體結構的示意圖。
圖3是本發明第二實施例之齊納二極體結構的示意圖。
圖4是本發明第三實施例之齊納二極體結構的示意圖。
圖5是本發明第四實施例之齊納二極體的製作方法之流程圖。
圖6A~6E是根據本發明第四實施例之齊納二極體結構製程示意圖。
20．．．齊納二極體結構
201．．．第一電極
203．．．第一型半導體層
205．．．第二型半導體層
207．．．第二電極
209．．．隔離層

Claims (20)

  1. 一種齊納二極體結構，包括：一第一型半導體層；一第二型半導體層，位在該第一型半導體層內之一預定區域中；一第一電極，位在該第一型半導體層底部；一第二電極，位在該第一、第二型半導體層上；以及一隔離層，位在該第一、第二型半導體層上且圍繞該第二電極。
  2. 如申請專利範圍第1項所述的齊納二極體結構，其中該第一型為N型，該第二型為P型。
  3. 如申請專利範圍第2項所述的齊納二極體結構，其中該第一電極是陰極，該第二電極是陽極。
  4. 如申請專利範圍第1項所述的齊納二極體結構，其中該第一型為P型，該第二型為N型。
  5. 如申請專利範圍第4項所述的齊納二極體結構，其中該第一電極是陽極，該第二電極是陰極。
  6. 如申請專利範圍第1~5項中任一項所述的齊納二極體結構，其中該隔離層的高度大於或等於該第二電極的高度。
  7. 如申請專利範圍第1~5項中任一項所述的齊納二極體結構，其中該隔離層係由該第二電極的外緣經氧化形成的。
  8. 如申請專利範圍第7項所述的齊納二極體結構，其中該第二電極係金屬材質所構成。
  9. 如申請專利範圍第8項所述的齊納二極體結構，其中該隔離層係金屬氧化物。
  10. 如申請專利範圍第1項所述的齊納二極體結構，其中該隔離層係由絕緣材質所構成。
  11. 如申請專利範圍第1項所述的齊納二極體結構，其中該隔離層分別與該第一型、第二型半導體層部分重疊。
  12. 一種齊納二極體結構的製造方法，包括：提供一第一電極；形成一第一型半導體層於該第一電極上；在該第一型半導體層內之一預定區域內形成一第二型半導體層；形成一第二電極於該第一、第二型半導體層上；形成一隔離層於該第二電極的周圍，並且完全覆蓋該第二電極的側壁。
  13. 如申請專利範圍第12項所述的方法，其中該第一型為N型，該第二型為P型。
  14. 如申請專利範圍第13項所述的方法，其中該第一電極是陰極，該第二電極是陽極。
  15. 如申請專利範圍第12項所述的方法，其中該第一型為P型，該第二型為N型。
  16. 如申請專利範圍第15項所述的方法，其中該第一電極是陽極，該第二電極是陰極。
  17. 如申請專利範圍第12~16項中任一項所述的方法，其中該隔離層的高度大於或等於該第二電極的高度。
  18. 如申請專利範圍第12~16項中任一項所述的方法，其中該第二電極係金屬材質。
  19. 如申請專利範圍第18項所述的方法，其中形成該隔離層的步驟更包括：提供一光罩，遮蔽該第二電極對應於該第二型半導體層之中央區域；施以一氧化處理，使得該第二電極未被該光罩遮蔽之區域被氧化而形成一金屬氧化物構成之隔離層；以及移除該光罩。
  20. 如申請專利範圍第18項所述的方法，其中在形成該第二型半導體層的步驟更包括：在該第一型半導層的該預定區域中摻雜第二型雜質以形成該第二型半導體層。
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