TW201324474A - 平面顯示器、位移暫存器及其控制方法 - Google Patents

Abstract

一種平面顯示器、位移暫存器及其控制方法在此揭露，位移暫存器包含複數個位移暫存單元，其中至少一位移暫存單元電性耦接前一級位移暫存單元與後一級位移暫存單元，此位移暫存單元包含訊號輸入電路、訊號輸出電路、下拉電路與切換電路。訊號輸入電路，電性耦接前一級位移暫存單元，用以接收一來自前一級位移暫存單元之邏輯訊號；訊號輸出電路，經由一控制訊號端電性耦接訊號輸入電路，且電性耦接後一級位移暫存單元，接收一第一時脈訊號；切換電路電性耦接下拉電路與控制訊號端，其中下拉電路係透過切換電路與控制訊號端選擇性的電性耦接或電性隔離。

Description

平面顯示器、位移暫存器及其控制方法

本發明是有關於一種電子裝置，且特別是有關於一種位移暫存器。

近年來由於工商發達、社會進步，相對提供之產品亦主要針對便利、確實、經濟實惠為主旨，因此，當前開發之產品亦比以往更加進步，而得以貢獻社會。

平面顯示器，例如：液晶顯示器(Liquid Crystal Display，簡稱LCD)、場發射顯示器、有機發光二極體顯示器或電子紙，因具有外型輕薄、耗電量少以及低輻射污染等特性，目前已逐漸取代傳統桌上型電腦之CRT監視器，且被廣泛地應用在筆記型電腦、手機、電視等電子產品。而平面顯示器每列畫素通常之設計為每一列畫素的循序更新，因此，需要位移暫存器根據時脈訊號與其他訊號來產生逐一更新的控制訊號。

然而由於餘電子產品日漸精密，電子電路設計條件也更加嚴苛，例如時脈訊號傳遞上若造成明顯的延遲，即有可能使得根據時脈訊號來產生掃描訊號的位移暫存器輸出產生異常。

由此可見，上述現有的位移暫存單元，顯然仍存在不便與缺陷，而有待加以進一步改進。為了解決上述問題，相關領域莫不費盡心思來謀求解決之道，但長久以來一直未見適用的方式被發展完成。因此，如何能防止移暫存單元的輸出端無法輸入正常訊號至下一級，實屬當前重要研發課題之一，亦成為當前相關領域亟需改進的目標。

因此，本發明之一態樣是在提供一種平面顯示器、位移暫存器及其控制方法，用以解決上述之問題。

依據本發明一實施例，一種位移暫存器包含複數個位移暫存單元，其中至少一位移暫存單元電性耦接前一級位移暫存單元與後一級位移暫存單元，此位移暫存單元包含訊號輸入電路、訊號輸出電路、下拉電路與切換電路。訊號輸入電路用以接收一來自前一級位移暫存單元之邏輯訊號；訊號輸出電路，電性耦接訊號輸入電路與後一級位移暫存單元，並接收一第一時脈訊號，其中訊號輸出電路係經由一控制訊號端電性耦接訊號輸入電路；下拉電路，電性耦接訊號輸入電路與訊號輸出電路，並接收一第一工作電壓，用以下拉控制訊號端的電壓；切換電路，電性連接耦接下拉電路與控制訊號端，其中下拉電路係透過切換電路與控制訊號端選擇性的電性連接耦接或電性隔離。

當第一時脈訊號與前一級位移暫存單元所接收之一第二時脈訊號均為邏輯低位準時，將控制訊號端與下拉電路電性隔離；當第一時脈訊號與第二時脈訊號中有任一者為邏輯高位準時，切換電路將控制訊號端與下拉電路電性耦接。

切換電路包含一對電晶體，該對電晶體分別包含一第一端、一第二端與一閘極端，該對電晶體之二第一端皆電性耦接至訊號控制端且對電晶體之二第二端電性耦接至下拉電路，該對電晶體之二閘極分別用以接收第一時脈訊號與第二時脈訊號。

訊號輸入電路包含第一反向器與第一電晶體。第一反向器的輸入端接收來自前一級位移暫存單元之邏輯訊號；第一電晶體具有一閘極電性耦接第一反向器之輸入端、一第一端電性耦接反向器之輸出端、以及一第二端電性耦接控制訊號端。

訊號輸出電路包含第二電晶體與第二反向器。第二電晶體具有一閘極電性耦接控制訊號端、一第一端用以接收第一時脈訊號、以及一第二端，電性耦接後一級位移暫存單元；第二反向器具有一輸入端電性耦接第二電晶體之第二端、一輸出端電性耦接下拉電路。

下拉電路包含第三電晶體與第四電晶體。第三電晶體具有一閘極電性耦接第一反向器之輸出端、一第一端電性耦接第二反向器之輸出端、以及一第二端；第四電晶體具有一閘極電性耦接第三電晶體之第二端、一第一端電性耦接第一工作電壓、以及一第二端電性耦接切換電路。

上述之位移暫存器亦可包含一電容器。電容器具有一第一端與一第二端，第一端電性耦接一第二工作電壓，第二端電性耦接控制訊號端。

依據本發明另一實施例，一種平面顯示器包含複數畫素、複數條資料線、複數條掃瞄線與上一實施例所述之位移暫存器，複數條資料線，分別電性耦接該些畫素，用以傳輸畫素電壓以驅動這些畫素；複數條掃瞄線跟這些資料線交錯設置，分別電性耦接該些畫素，用以控制這些畫素的更新；複數位移暫存單元分別電性耦接掃瞄線，用以產生複數掃描訊號以控制畫素的更新。

依據本發明又一實施例，一種位移暫存器的控制方法，位移暫存器包含複數個位移暫存單元，其中至少一位移暫存單元包含訊號輸入電路、訊號輸出電路與下拉電路，訊號輸出電路經由一控制訊號端電性耦接訊號輸入電路，訊號輸出電路並用以接收一第一時脈訊號，控制方法包含：透過訊號輸入電路接收前一級位移暫存單元的邏輯訊號；透過訊號輸入電路產生控制訊號端的控制電壓；透過控制訊號端的控制電壓控制訊號輸出電路；透過訊號輸出電路產生一輸出訊號；透過下拉電路下拉控制訊號端的控制電壓；其中，當第一時脈訊號與前一級位移暫存單元所接收之一第二時脈訊號均為邏輯低位準時，將控制訊號端與下拉電路電性隔離。

當第一時脈訊號與第二時脈訊號中有任一者為邏輯高位準時，將控制訊號端與下拉電路電性耦接。

綜上所述，本發明之技術方案與現有技術相比具有明顯的優點和有益效果。藉由上述技術方案，可達到相當的技術進步，並具有產業上的廣泛利用價值，其至少具有下列優點：

1.　下拉電路係透過切換電路與控制訊號端選擇性的電性耦接或電性隔離，避免位移暫存單元不正常放電；以及

2.　藉由克服位移暫存單元不正常放電的問題，大幅增加系統的穩定性。

以下將以實施方式對上述之說明作詳細的描述，並對本發明之技術方案提供更進一步的解釋。

為了使本發明之敘述更加詳盡與完備，可參照所附之圖式及以下所述各種實施例，圖式中相同之號碼代表相同或相似之元件。另一方面，眾所週知的元件與步驟並未描述於實施例中，以避免對本發明造成不必要的限制。

於實施方式與申請專利範圍中，涉及『耦接(coupled with)』之描述，其可泛指一元件透過其他元件而間接連接至另一元件，或是一元件無須透過其他元件而直接連接至另一元件。

於實施方式與申請專利範圍中，除非內文中對於冠詞有所特別限定，否則『一』與『該』可泛指單一個或複數個。

本文中所使用之『約』、『大約』或『大致』係用以修飾任何可些微變化的數量，但這種些微變化並不會改變其本質。於實施方式中若無特別說明，則代表以『約』、『大約』或『大致』所修飾之數值的誤差範圍一般是容許在百分之二十以內，較佳地是於百分之十以內，而更佳地則是於百分五之以內。

本發明之技術態樣是一種位移暫存器，其可應用在平面顯示器，或是廣泛地運用在相關之技術環節。值得一提的是，本技術方案可避免位移暫存單元不正常放電。以下將搭配圖式來說明此位移暫存器之具體實施方式。

第1圖為低溫多晶矽面板上驅動掃描線的某一級位移暫存單元100，當輸入端SR_in輸入邏輯低位準Vgl時，控制訊號端Vboost被抬升到邏輯高準位Vgh，此時當級訊號Vclock輸入邏輯高準位Vgh，如表一所示：

控制訊號端Vboost因電容效應再被往上推升並保持在邏輯高準位，當級訊號的輸出端SR_out輸出正常訊號Vgl，打開掃描線，當級訊號SR_out輸出的同時也輸入訊號至下一級位移暫存單元，下一級位移暫存單元則由Vxclock輸入邏輯低位準Vgl，當級位移暫存單元100回到邏輯高位準Vgh，依此類推，訊號脈衝的關係如第2圖所示，依據位移暫存單元100正常輸出的準則，當級訊號的Vclock/Vxclock必須要為邏輯高準位Vgh，若當級訊號的Vclock/Vxclock仍未達到高準位，如第3圖所示，而前一級SR的Vclock/Vxclock已達到低準位，此時Vclock/Vxclock皆為低準位時，當級位移暫存單元100的下拉電路130會將控制訊號端Vboost拉到低準位，導致輸出端SR_out無法輸入正常訊號至下一級，導致運作異常。

第4圖是依照本發明一實施例之一種平面顯示器的示意圖。如第4圖所示，平面顯示器200包含複數畫素210、複數條資料線220、複數條掃瞄線230與位移暫存器300，複數條資料線220，分別電性耦接該些畫素，用以傳輸畫素電壓以驅動這些畫素210；掃瞄線230跟資料線220交錯設置，分別電性耦接該些畫素，用以控制這些畫素210的更新。

位移暫存器300包含複數位移暫存單元310、320、330。位移暫存單元310、320、330分別電性耦接對應之掃瞄線230，用以產生複數掃描訊號以控制畫素210的更新，其中複數位移暫存單元310、320、330分別間隔的接收第一時脈訊號Vclock與第二時脈訊號Vxclock，亦即當位移暫存單元310接收第二時脈訊號Vxclock則下一級位移暫存單元320接收第一時脈訊號Vclock，再下一級則接收第二時脈訊號Vxclock，此外在本實施例中，第一時脈訊號Vclock與第二時脈訊號Vxclock具有非零相位差，例如第一時脈訊號Vclock與第二時脈訊號Vxclock理想上應互為反向。藉此，平面顯示器200得以正常運作。

為了對位移暫存單元作更進一步的闡述，參照第5圖。第5圖是依照本發明一實施例之一種位移暫存單元的電路圖。第5圖中以位移暫存單元320為例，然此並不限制本發明，實務上，每一位移暫存單元均可具有相同或相似的結構，熟習此項技藝者應視當時需要彈性設計之。

位移暫存單元320電性耦接前一級位移暫存單元310與後一級位移暫存單元330，位移暫存單元320包含訊號輸入電路410、訊號輸出電路420、下拉電路430與切換電路440。訊號輸入電路410，電性耦接前一級位移暫存單元310，用以自SR_in端接收一來自前一級位移暫存單元310之邏輯訊號；訊號輸出電路420電性耦接訊號輸入電路410與後一級位移暫存單元320，並接收一第一時脈訊號Vclock，其中訊號輸出電路420係經由一控制訊號端Vboost電性耦接訊號輸入電路；下拉電路430電性耦接訊號輸入電路410與訊號輸出電路420，並接收一第一工作電壓VSS，用以下拉控制訊號端Vboost的電壓；切換電路440電性耦接下拉電路430與控制訊號端Vboost，其中下拉電路430係透過切換電路440與控制訊號端Vboost選擇性的電性耦接或電性隔離。

關於下拉電路430與控制訊號端Vboost電性耦接或電性隔離的時機，參照下表二：

當第一時脈訊號Vclock與前一級位移暫存單元310所接收之一第二時脈訊號Vxclock均為邏輯低位準時，切換電路440將將控制訊號端Vboost與下拉電路430電性隔離。藉此，下拉電路430無法將控制訊號端Vboost拉到邏輯低準位，便可避免位移暫存單元320不正常放電。

當第一時脈訊號Vclock與第二時脈訊號Vxclock中有任一者為邏輯高位準時，切換電路440將控制訊號端Vboost與下拉電路430電性耦接。藉此，位移暫存單元320正常運作。

切換電路440包含一對電晶體441、442，該對電晶體441、442每一者包含一第一端、一第二端與一閘極端，該對電晶體之二第一端皆電性耦接至訊號控制端Vboost且對電晶體之二第二端電性耦接至下拉電路430，該對電晶體之二閘極分別用以接收第一時脈訊號Vclock與第二時脈訊號Vxclock。於使用時，一電晶體之閘極端由Vclock控制開關，另一電晶體之閘極端由Vxclock控制開關，當Vclock以及Vxclock皆為邏輯低準位時，切換電路440關閉。此電路的優點在於僅需兩個電晶體即可實現切換電路440，節省成本及減少元件佔據的空間。

訊號輸入電路410包含第一反向器411與第一電晶體412。第一反向器411的輸入端SR_in接收來自前一級位移暫存單元310之邏輯訊號；第一電晶體412具有一閘極電性耦接第一反向器411之輸入端SR_in、一第一端電性耦接反向器411之輸出端、以及一第二端電性耦接控制訊號端Vboost。於使用時，透過訊號輸入電路410接收前一級位移暫存單元310的邏輯訊號，進而透過訊號輸入電路410產生控制訊號端Vboost的控制電壓，如第6圖所示。於本實施例中，第一電晶體412可為第一P型金氧半導體，藉由第一反向器411可增進訊號的推動力。

訊號輸出電路420包含第二電晶體421與第二反向器422。第二電晶體421具有一閘極電性耦接控制訊號端Vboost、一第一端用以接收第一時脈訊號Vclock、以及一第二端電性耦接後一級位移暫存單元330；第二反向器422具有一輸入端電性耦接第二電晶體421之第二端、一輸出端SR_out電性耦接下拉電路430。於使用時，透過訊號輸出電路420產生一輸出訊號，如第6圖所示。於本實施例中，第二電晶體421可為第一N型金氧半導體，藉由第二反向器422可增進訊號的推動力。

下拉電路430包含第三電晶體431與第四電晶體432。第三電晶體431具有一閘極電性耦接第一反向器411之輸出端、一第一端電性耦接第二反向器422之輸出端、以及一第二端；第四電晶體432具有一閘極電性耦接第三電晶體之第二端、一第一端電性耦接第一工作電壓VSS、以及一第二端電性耦接切換電路440。於使用時，透過下拉電路430下拉控制訊號端Vboost的控制電壓，如第6圖所示。於本實施例中，第三電晶體431可為第二P型金氧半導體，第四電晶體432可為第二N型金氧半導體。

位移暫存器320亦可包含一電容器450。電容器450具有一第一端與一第二端，第一端電性耦接一第二工作電壓VDD，第二端電性耦接控制訊號端Vboost。於使用時，電容器450具有充電的功能。

本發明之另一技術態樣是一種位移暫存器的控制方法。以位移暫存器300為例，其包含複數個位移暫存單元310、320、330，其中至少一位移暫存單元320包含訊號輸入電路410、訊號輸出電路420與下拉電路430，訊號輸出電路420經由一控制訊號端Vboost電性耦接訊號輸入電路410，訊號輸出電路420並用以接收一第一時脈訊號Vclock。此控制方法包含下列步驟(應瞭解到，在本實施例中所提及的步驟，除特別敘明其順序者外，均可依實際需要調整其前後順序，甚至可同時或部分同時執行)：透過訊號輸入電路410接收前一級位移暫存單元310的邏輯訊號；透過訊號輸入電路410產生控制訊號端Vboost的控制電壓；透過控制訊號端Vboost的控制電壓控制訊號輸出電路420；透過訊號輸出電路420產生一輸出訊號；透過下拉電路430下拉控制訊號端Vboost的控制電壓；其中，當第一時脈訊號Vclock與前一級位移暫存單元310所接收之一第二時脈訊號Vxclock均為邏輯低位準時，將控制訊號端Vboost與下拉電路430電性隔離。

當第一時脈訊號Vclock與第二時脈訊號Vxclock中有任一者為邏輯高位準時，將控制訊號端Vboost與下拉電路430電性耦接。

請參考第7圖，第7圖是第5圖之位移暫存單元的時脈延遲運作時序圖，第7圖與第6圖的差別在於第一時脈訊號Vclock與第二時脈訊號Vxclock並非相差180度相位差，因此在T3時間內，若使用第1圖所載之位移暫存器，則會出現如第3圖之異常輸出，但由於當第一時脈訊號Vclock與前一級位移暫存單元310所接收之一第二時脈訊號Vxclock均為邏輯低位準時，將控制訊號端Vboost與下拉電路430電性隔離，因此可避免錯誤發生。

根據第第7圖之運作時序圖，請一併參考第5圖之電路，在T1時間之前，控制訊號端Vboost訊號為邏輯低位準，在T1時間，透過訊號輸入電路410輸入端SR_in接收前一級位移暫存單元310的邏輯訊號之位準由邏輯高位準轉換為邏輯低位準，因此透過被開啟的第一電晶體412將控制訊號端Vboost的控制電壓轉換為邏輯高位準，近而將第二電晶體421開啟，因此第一時脈訊號Vclock可透過第二電晶體421傳輸至下一級位移暫存單元330以及第二反向器422，此時輸出端SR_out的輸出訊號為邏輯高位準。

在T2時間內，輸入端SR_in接收的前一級位移暫存單元310的邏輯訊號位準由邏輯低位準轉換為邏輯高位準，進而導通第三電晶體431，而第四電晶體432則因輸出端SR_out的輸出訊號為邏輯高位準而被導通，然而，切換電路440因第一時脈訊號Vclock與第二時脈訊號Vxclock同時為邏輯低位準，進而將控制訊號端Vboost與下拉電路430電性隔離，避免控制訊號端Vboost的位準被致能後的下拉電路430下拉。

進入T3時間之後，由於第一時脈訊號Vclock由邏輯低位準轉換為邏輯高位準，因此藉由電容耦合在近一次拉高控制訊號端Vboost的控制電壓，並且進而增加第二電晶體421的導通程度，而輸出端SR_out的輸出訊號則因第一時脈訊號Vclock由邏輯低位準轉換為邏輯高位準，而轉換為邏輯低位準轉。

在T3時間之後，第一時脈訊號Vclock由邏輯高位準轉換為邏輯低位準，進而使輸出端SR_out的輸出訊號轉換為邏輯高位準，因此導通第四電晶體432，此外，因為第一時脈訊號Vclock由邏輯高位準，使得控制訊號端Vboost與下拉電路430電性耦接，因此下拉電路430下拉控制訊號端Vboost。

雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100．．．位移暫存單元

130．．．下拉電路

200．．．平面顯示器

210．．．畫素

220．．．資料線

230．．．掃瞄線

300．．．位移暫存器

310～330．．．位移暫存單元

410．．．訊號輸入電路

411．．．第一反向器

412．．．第一電晶體

420．．．訊號輸出電路

421．．．第二電晶體

422．．．第二反向器

430．．．下拉電路

431．．．第三電晶體

432．．．第四電晶體

440．．．切換電路

441、442．．．一對電晶體

450．．．電容器

SR_in．．．輸入端

SR_out．．．輸出端

Vboost．．．控制訊號端

Vclock．．．第一時脈訊號

Vxclock．．．第二時脈訊號

VSS．．．第一工作電壓

VDD．．．第二工作電壓

T1、T2、T3．．．時間

為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：

第1圖是低溫多晶矽面板上驅動掃描線的某一級位移暫存單元；

第2圖是第1圖之位移暫存單元在正常狀態下的時序圖；

第3圖是第1圖之位移暫存單元在異常狀態下的時序圖；

第4圖是依照本發明一實施例之一種平面顯示器的示意圖；

第5圖是依照本發明一實施例之一種位移暫存單元的電路圖；

第6圖是第5圖之位移暫存單元的時序圖；以及

第7圖是第5圖之位移暫存單元的時脈延遲運作時序圖。

310～330．．．位移暫存單元

410．．．訊號輸入電路

411．．．第一反向器

412．．．第一電晶體

420．．．訊號輸出電路

421．．．第二電晶體

422．．．第二反向器

430．．．下拉電路

431．．．第三電晶體

432．．．第四電晶體

440．．．切換電路

450．．．電容器

SR_in．．．輸入端

SR_out．．．輸出端Vboost．．．控制訊號端

Vclock．．．第一時脈訊號

Vxclock．．．第二時脈訊號

VSS．．．第一工作電壓

VDD．．．第二工作電壓

Claims (10)

1. 一種位移暫存器，其包含：複數個位移暫存單元，其中至少一位移暫存單元電性耦接前一級位移暫存單元與後一級位移暫存單元，該至少一位移暫存單元包含：一訊號輸入電路，電性耦接前一級位移暫存單元，用以接收一來自前一級位移暫存單元之邏輯訊號；一訊號輸出電路，電性耦接該訊號輸入電路與後一級位移暫存單元，並接用以收一第一時脈訊號，其中該訊號輸出電路係經由一控制訊號端電性耦接該訊號輸入電路；一下拉電路，電性耦接該訊號輸入電路與該訊號輸出電路，並用以接收一第一工作電壓，下拉該控制訊號端的電壓；以及一切換電路，該下拉電路透過該切換電路電性耦接至該控制訊號端。
2. 如請求項1所述之位移暫存器，其中：當該第一時脈訊號與前一級位移暫存單元所接收之一第二時脈訊號均為邏輯低位準時，該切換電路將該控制訊號端與該下拉電路電性隔離；以及當該第一時脈訊號與第二時脈訊號中有任一者為邏輯高位準時，該切換電路將該控制訊號端與該下拉電路電性耦接。
3. 如請求項2所述之位移暫存器，其中該切換電路包含一對電晶體，該對電晶體分別包含一第一端、一第二端與一閘極端，該對電晶體之二第一端皆電性耦接至該訊號控制端且該對電晶體之二第二端電性耦接至該下拉電路，該對電晶體之二閘極分別用以接收該第一時脈訊號與該第二時脈訊號。
4. 如請求項1所述之位移暫存器，其中該訊號輸入電路包含：一第一反向器，其輸入端接收該來自前一級位移暫存單元之邏輯訊號；以及一第一電晶體，具有一閘極電性耦接該第一反向器之輸入端、一第一端電性耦接該反向器之輸出端、以及一第二端電性耦接該控制訊號端。
5. 如請求項4所述之位移暫存器，其中該訊號輸出電路包含：一第二電晶體，具有一閘極電性耦接該控制訊號端、一第一端用以接收該第一時脈訊號、以及一第二端，電性耦接後一級位移暫存單元；以及一第二反向器，具有一輸入端電性耦接該第二電晶體之第二端、一輸出端電性耦接該下拉電路。
6. 如請求項5所述之位移暫存器，其中該下拉電路包含：一第三電晶體，具有一閘極電性耦接該第一反向器之輸出端、一第一端電性耦接該第二反向器之輸出端、以及一第二端；以及一第四電晶體，具有一閘極電性耦接該第三電晶體之第二端、一第一端電性耦接該第一工作電壓、以及一第二端電性耦接該切換電路。
7. 如請求項1所述之位移暫存器，更包含：一電容器，具有一第一端與一第二端，該第一端電性耦接一第二工作電壓，該第二端電性耦接該控制訊號端。
8. 一種平面顯示器，包含：複數畫素；複數條資料線，分別電性耦接該些畫素，用以傳輸畫素電壓以驅動該些畫素；複數條掃瞄線，分別電性耦接該些畫素，跟該些資料線交錯設置，用以控制該些畫素的更新；以及如請求項1所述之位移暫存器，其中該些位移暫存單元分別電性耦接該些掃瞄線，用以產生複數掃描訊號以控制該些畫素的更新。
9. 一種位移暫存器的控制方法，該位移暫存器包含複數個位移暫存單元，其中至少一位移暫存單元包含一訊號輸入電路、一訊號輸出電路與一下拉電路，該訊號輸出電路經由一控制訊號端電性耦接該訊號輸入電路，該訊號輸出電路並用以接收一第一時脈訊號，該控制方法包含：透過該訊號輸入電路接收前一級位移暫存單元的邏輯訊號；透過該訊號輸入電路產生該控制訊號端的控制電壓；透過該控制訊號端的控制電壓控制該訊號輸出電路；透過該訊號輸出電路產生一輸出訊號；以及透過該下拉電路下拉該控制訊號端的控制電壓；其中，當該第一時脈訊號與前一級位移暫存單元所接收之一第二時脈訊號均為邏輯低位準時，將該控制訊號端與該下拉電路電性隔離。
10. 如請求項9所述之控制方法，更包含：當該第一時脈訊號與第二時脈訊號中有任一者為邏輯高位準時，將該控制訊號端與該下拉電路電性耦接。