TW201316410A - 半導體結構及其製程 - Google Patents

Abstract

一種半導體製程，包含有下述步驟。首先，提供一基底。接著，形成一高介電常數介電層於基底上，其中形成高介電常數介電層包含有下列步驟：(a)形成一金屬氧化層；(b)進行一退火製程，於金屬氧化層；然後，重複步驟(a)及(b)。此外，本發明更提供一種半導體結構，其以上述之半導體製程形成。

Description

半導體結構及其製程

本發明係關於一種半導體結構及其製程，特別係關於一種具有多層不連續晶界的高介電常數介電層的半導體結構及其製程。

在習知半導體產業中，多晶矽係廣泛地應用於半導體元件如金氧半導體(metal-oxide-semiconductor，MOS)電晶體中，作為標準的閘極填充材料選擇。然而，隨著MOS電晶體尺寸持續地微縮，傳統多晶矽閘極因硼穿透(boron penetration)效應導致元件效能降低，及其難以避免的空乏效應(depletion effect)等問題，使得等效的閘極介電層厚度增加、閘極電容值下降，進而導致元件驅動能力的衰退等困境。因此，半導體業界更嘗試以新的閘極填充材料，例如利用功函數(work function)金屬來取代傳統的多晶矽閘極，而高介電常數(High-K)閘極介電層則用以作為匹配此控制電極。

隨著半導體製程的微細化及半導體裝置之尺寸的微縮，高介電常數(High-K)閘極介電層的厚度也日趨薄化以符合需求，但此薄化的過程將造成閘極漏電流增加。因此，產業上亟需各種方法以改善此問題，但在致力於降低閘極漏電流密度(Jg)的同時，亦必須兼顧等效氧化層厚度(Equivalent Oxide Thickness,EOT)。

本發明提出一種半導體結構及其製程，其具有多層不連續晶界的高介電常數介電層，俾減低閘極漏電流密度(Jg)。

本發明提供一種半導體製程，包含有下述步驟。首先，提供一基底。接著，形成一高介電常數介電層於基底上，其中形成高介電常數介電層包含有下列步驟：(a)形成一金屬氧化層；(b)進行一退火製程，於金屬氧化層；然後，重複步驟(a)及(b)。

本發明提供一種半導體結構，包含一基底以及一高介電常數介電層。高介電常數介電層設置於基底上，其中高介電常數介電層包含有複數個金屬氧化層，且各金屬氧化層之間具有一退火介面。

基於上述，本發明提供一種半導體結構及其製程，其係形成複數個堆疊之金屬氧化層以形成一高界電常數介電層，並且在形成各金屬氧化層後，皆進行一退火製程，以使高界電常數介電層具有多層不連續晶界，而抑制閘極漏電流向下導通，俾減低閘極漏電流密度(Jg)。

第1-4圖係繪示本發明一實施例之半導體製程之剖面示意圖。一種半導體製程，包含有下述步驟。首先，如第1圖所示，提供一基底110。基底110可包含一半導體基底，例如一矽基底、一含矽基底、一三五族覆矽基底(例如GaN-on-silicon)、一石墨烯覆矽基底(graphene-on-silicon)或一矽覆絕緣基底等。接著，可先選擇性地進行一前清洗製程(未繪示)，以清洗基底110之表面，其中前清洗製程可例如為一鹼性標準清洗製程(Standard Clean 1,SC1)製程或一酸性標準清洗製程(Standard Clean 2,SC2)製程，但本發明不以此為限。而後，再選擇性地形成一緩衝層(未繪示)於基底110上。緩衝層可例如為一氧化層，其可以熱氧化製程形成。

接著，如第2至4圖所示，形成一金屬氧化層122於基底110上。詳細而言，在本實施例中形成金屬氧化層122可包含下列步驟，但本發明不以此為限。如第2圖所示，可先進行一含氧製程P1，以提供OH鍵結，俾使基底110之表面S1具有OH鍵結。含氧製程P1可包含為一通入水蒸汽的製程、一氯化再通入水的製程、去耦合電漿氧化再通入水的製程、一通入臭氧製程等。在一實施例中，通入水蒸汽的製程可例如先通入液態水，而後藉由製程腔體中之溫度而使液態水物相轉換為水蒸氣，但本發明不以此為限。在一較佳的實施態樣中，通入水蒸汽的製程之製程時間為10秒，以在較短的製程時間中提供足夠的OH鍵結於基底110之表面S1。而後，如第3圖所示，進行一沉積製程P2，以形成金屬氧化層122。金屬氧化層122可包含由氧化鉿(hafnium oxide，HfO₂)、矽酸鉿氧化合物(hafnium silicon oxide，HfSiO₄)、矽酸鉿氮氧化合物(hafnium silicon oxynitride，HfSiON)、氧化鋁(aluminum oxide，Al₂O₃)、氧化鑭(lanthanum oxide，La₂O₃)、氧化鉭(tantalum oxide，Ta₂O₅)、氧化釔(yttrium oxide，Y₂O₃)、氧化鋯(zirconium oxide，ZrO₂)、鈦酸鍶(strontium titanate oxide，SrTiO₃)、矽酸鋯氧化合物(zirconium silicon oxide，ZrSiO₄)、鋯酸鉿(hafnium zirconium oxide，HfZrO₄)、鍶鉍鉭氧化物(strontium bismuth tantalate,SrBi₂Ta₂O₉,SBT)、鋯鈦酸鉛(lead zirconate titanate,PbZr_xTi_1-xO₃,PZT)與鈦酸鋇鍶(barium strontium titanate,Ba_xSr_1-xTiO₃,BST)所組成之群組，但本發明不以此為限。本實施例係以金屬氧化層122為氧化鉿層為例。形成氧化鉿層的沉積製程P2可包含但不限於：同時通入四氯化鉿及水以形成氧化鉿層；或者，亦可以輪流通入四氯化鉿及水，來形成氧化鉿層。

承上，本發明可如第2及3圖所示，先後進行含氧製程P1及沉積製程P2以形成金屬氧化層122。但在其他實施例中，本發明之形成金屬氧化層122的方法，亦可包含進行其他各種原子層沉積(Atomic Layer deposition,ALD)製程。在進行各種原子層沉積製程之前，可先搭配進行一處理製程，例如一前原子層沉積處理製程。在一實施例中，前原子層沉積處理製程可為一鹼性標準清洗(Standard Clean 1,SC1)製程。

接著，如第4圖所示，進行一退火製程P3於金屬氧化層122，其中退火製程P3可包含一氧退火製程或一氮退火製程。在一較佳的實施例中，退火製程P3為氧退火製程，其可填補金屬氧化層122中之氧空缺，而改善金屬氧化層122的結構品質。另外，退火製程P3亦可包含一氧退火製程及一氮退火製程。在一較佳的實施例中，退火製程P3係先進行一氮退火製程，再進行一氧退火製程。如此一來，金屬氧化層122氮化後，較不會使氧退火製程中的氧原子擴散至金屬氧化層122下層的介層，例如一緩衝層，而增加其等效氧化層厚度。

如第5圖所示，重複進行第2-4圖的步驟，以形成一高介電常數介電層120於基底110上，而此高介電常數介電層120包含多層之金屬氧化層122、124、126及128。本實施例為清晰說明本發明，是以四層之金屬層氧化層122、124、126及128組成高介電常數介電層120，但在其他實施例中不限於此。在一較佳的實施例態樣中，第2-4的步驟，至少重複20～25次循環，以形成至少20～25層之金屬氧化層。

在此強調，本發明係在每次形成每一金屬氧化層時，例如形成前述之金屬氧化層122、124、126及128時，皆進行一獨立的退火製程P3。如此一來，各金屬氧化層122、124、126及128之間係分別具有一退火介面A1、A2及A3，俾使各金屬氧化層122、124、126及128之晶界B不連續。此些不連續的晶界B，相對破壞了導電載體沿晶界傳遞的路徑，故可抑制閘極漏電流通過，而有效降低閘極漏電流密度(Jg)。在一較佳的實施例中，退火製程P3為氧退火製程，其可在降低閘極漏電流密度(Jg)的同時亦不致於增加閘極的等效氧化層厚度(Equivalent Oxide Thickness,EOT)。再者，退火製程P3更佳可先進行一氮退火製程再進行一氧退火製程。如此一來，此退火製程P3一方面可具有前述之氧退火製程的好處外，亦可進一步防止金屬氧化層122下層的介層因氧退火製程中的氧原子而氧化，增加其等效氧化層厚度(Equivalent Oxide Thickness,EOT)。此外，由於氧退火製程或氮退火製程的退火溫度過高，會使金屬氧化層122、124、126及128再結晶，但退火溫度過低，氧原子亦難以填補金屬氧化層122、124、126及128中之氧空缺或者氮原子亦難足以使金屬氧化層122、124、126及128氮化。是以，在一實驗結果中，氧退火製程及氮退火製程之製程溫度較佳為200℃～300℃。再者，本發明之形成高介電常數介電層120的製程，為一原位(in-situ)製程，亦即形成該等金屬氧化層以及進行相對應之各退火製程P3的步驟，較佳為在同一製程腔體中進行。如此，可防止在製程過程中，基底110或金屬氧化層122、124、126及128與大氣中的成分，例如水汽等反應，其會增加高介電常數介電層120的等效氧化層厚度(Equivalent Oxide Thickness,EOT)。

因此，本發明之半導體製程可形成一半導體結構100，如第5圖所示，繪示本發明一實施例之半導體結構之剖面示意圖。半導體結構100包含一基底110及一高介電常數介電層120。高介電常數介電層120包含複數個金屬氧化層122、124、126及128。各金屬氧化層122、124、126及128之間具有一退火介面，且各金屬氧化層122、124、126及128之晶界B為不連續。因此，半導體結構100可較習知具有低閘極漏電流密度(Jg)的優秀特性。

當然，在形成本發明之半導體結構100之後，可再對所有堆疊之金屬氧化層進行一次的氮化製程(未繪示)，用來氮化高介電常數介電層120的表面S2，以增加高介電常數介電層120的介電常數。在一較佳的實施例中，氮化製程為一去離子電漿氮化製程(decoupled plasma nitridation process)，其較容易控制植入高介電常數介電層120中之氮原子的分佈，俾使其盡量分佈於高介電常數介電層120的表面S2，而不向下擴散至基底110。而後，在進行氮化製程之後，可進行一後沉積退火製程(post deposition annealing process)(未繪示)，以進一步修補高介電常數介電層120中的缺陷，其中後沉積退火製程(post deposition annealing process)可包含一氧退火製程，其製程溫度可達900℃。

更進一步而言，本發明之半導體製程及其所形成之半導體結構100可適用於各種半導體元件中，以下提出一採用本發明之半導體製程之電晶體製程，以進一步說明本發明，但本發明非限用於此。

在上述形成高介電常數介電層120於基底110上之後，可如第6-10圖所示繼續後續之電晶體製程。第6-10圖所係繪示本發明一實施例之電晶體製程之剖面示意圖，其採用本發明之半導體製程。如第6圖所示，形成一阻障層130於高介電常數介電層120上，用以防止後續形成於阻障層130上之金屬成分等擴散至高介電常數介電層120。阻障層130可包含一氮化鈦層或一氮化鉭層等。一般而言，以氮化鈦層為例，其厚度可例如為20埃(Angstrom)，使其具有阻障之效果，但本發明不以此為限。而後，形成一犧牲電極層140於阻障層130上，其中犧牲電極層140例如為一多晶矽層。然後，形成一蓋層150於犧牲電極層140上，其中蓋層150可包含一氮化層。

如第7圖所示，依序圖案化蓋層150、犧牲電極層140、阻障層130及高介電常數介電層120以形成一犧牲閘極G。如第8圖所示，可再形成一間隙壁160於犧牲閘極G之側邊，以使源/汲極區170自動對準地形成於間隙壁160側邊的基底110中。

如第9圖所示，形成並研磨一層間介電層180以暴露出犧牲電極層140。如第10圖所示，可例如進行一前置高界電常數介電層之後閘極製程(Gate-Last for high-k first)，移除犧牲電極層140，再依序填入一功函數金屬層192、一阻擋層194及一金屬電極層196，以形成一金屬閘極G’。

在本實施例中係以一前置高界電常數介電層之後閘極製程(Gate-Last for high-k first)為例，因此高介電常數介電層120是在形成犧牲閘極G之前即先形成。當然，本發明亦可應用在一後置高界電常數介電層之後閘極製程(Gate-Last for high-k last)或前閘極製程(Gate-first)中。如為一前閘極製程(Gate-first)，則形成高介電常數介電層120的順序與本實施例相同，惟不形成犧牲電極層140，而直接形成金屬電極層。另外，如為一後置高界電常數介電層之後閘極製程(Gate-Last for high-k last)，則本發明之每一金屬氧化層均進行一獨立之退火製程的高介電常數介電層120則是在形成閘極溝渠之後才形成。各種金屬閘極之製程方法為本領域所熟悉，故不再贅述。

綜上所述，本發明提供一種半導體結構及其製程，其係形成複數個堆疊之金屬氧化層以形成一高界電常數介電層，並且在形成各金屬氧化層時，皆進行一退火製程，以使各金屬氧化層之間形成一退火介面。如此一來，本發明之半導體結構具有一多層不連續晶界的高介電常數介電層，而抑制閘極漏電流向下導通，俾減低閘極漏電流密度(Jg)。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

110．．．基底

120．．．高介電常數介電層

122、124、126、128．．．金屬氧化層

130．．．阻障層

140．．．犧牲電極層

150．．．蓋層

160．．．間隙壁

170．．．源/汲極區

180．．．層間介電層

192．．．功函數金屬層

194．．．阻擋層

196．．．金屬電極層

A1、A2、A3．．．退火介面

B．．．晶界

G．．．犧牲閘極

G’．．．金屬閘極

P1．．．含氧製程

P2．．．沉積製程

P3．．．退火製程

S1、S2．．．表面

第1-4圖係繪示本發明一實施例之半導體製程之剖面示意圖。

第5圖係繪示本發明一實施例之半導體結構之剖面示意圖。

第6-10圖係繪示本發明一實施例之電晶體製程之剖面示意圖，其採用本發明之半導體製程。

110．．．基底

120．．．高介電常數介電層

122、124、126、128．．．金屬氧化層

A1、A2、A3．．．退火介面

B．．．晶界

S1、S2．．．表面

Claims (19)

1. 一種半導體製程，包含有：提供一基底；以及形成一高介電常數介電層於該基底上，其中形成該高介電常數介電層另包含有下列步驟：(a)　形成一金屬氧化層；(b)　進行一退火製程，於該金屬氧化層；以及重複步驟(a)及(b)。
2. 如申請專利範圍第1項所述之半導體製程，其中形成各該金屬氧化層之步驟，均包含進行一原子層沉積製程。
3. 如申請專利範圍第2項所述之半導體製程，其中形成各該金屬氧化層，包含：進行一含氧製程，以提供OH鍵結；以及進行一沉積製程，以形成該金屬氧化層。
4. 如申請專利範圍第3項所述之半導體製程，其中該含氧製程包含一通入水蒸汽的製程、一氯化再通入水的製程、去耦合電漿氧化再通入水的製程或一通入臭氧製程。
5. 如申請專利範圍第4項所述之半導體製程，其中該通入水蒸汽的製程之製程時間為10秒。
6. 如申請專利範圍第5項所述之半導體製程，其中該金屬氧化層包含一氧化鉿層，且進行該沉積製程包含通入四氯化鉿及水，以形成該氧化鉿層。
7. 如申請專利範圍第1項所述之半導體製程，其中該金屬氧化層包含一氧化鉿層。
8. 如申請專利範圍第1項所述之半導體製程，其中該退火製程包含一氧退火製程或一氮退火製程。
9. 如申請專利範圍第8項所述之半導體製程，其中該氧退火製程之製程溫度為200℃～300℃。
10. 如申請專利範圍第1項所述之半導體製程，其中重複該步驟(a)及(b)至少20～25次循環。
11. 如申請專利範圍第1項所述之半導體製程，其中該步驟(a)及(b)為一原位(in-situ)製程。
12. 如申請專利範圍第11項所述之半導體製程，其中該步驟(a)及(b)係在同一製程腔體中進行。
13. 如申請專利範圍第1項所述之半導體製程，更包含：進行一氮化製程，以氮化該高介電常數介電層的表面。
14. 如申請專利範圍第13項所述之半導體製程，其中該氮化製程包含一去離子電漿氮化製程(decoupled plasma nitridation process)。
15. 如申請專利範圍第13項所述之半導體製程，其中在進行該氮化製程之後，更包含：進行一後沉積退火製程(post deposition annealing process)，以修補該高介電常數介電層中的缺陷。
16. 如申請專利範圍第15項所述之半導體製程，其中該後沉積退火製程包含一900℃的氧退火製程。
17. 一種半導體結構，包含有：一基底；以及一高介電常數介電層設置於該基底上，其中該高介電常數介電層包含有複數個金屬氧化層，且各該金屬氧化層之間具有一退火介面。
18. 如申請專利範圍第17項所述之半導體結構，其中各該金屬氧化層之晶界不連續。
19. 如申請專利範圍第18項所述之半導體製程，其中該些金屬氧化層均包含一氧化鉿層。