TW201312574A - 用於記憶體功率及／或面積縮減的方法及裝置 - Google Patents

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Abstract

本發明提供一種用於記憶體功率及/或面積縮減的方法及裝置。可掃描一記憶體單元陣列以偵測該陣列中之有故障記憶體單元(若存在)。可基於掃描之結果及基於該記憶體單元陣列中之一或多者的敏感度係數來控制施加至該記憶體單元陣列之供應電壓Vmem。該敏感度係數可指示該記憶體單元陣列中之該一或多者在有故障時可對自記憶體陣列讀取資料及將資料寫入至記憶體陣列之設備的效能具有的影響。另外或替代地，可基於敏感度係數及/或基於該記憶體單元陣列中可容許之有故障記憶體單元的數目來判定記憶體單元之實體尺寸。

Description

用於記憶體功率及/或面積縮減的方法及裝置
本發明之某些實施例係關於記憶體電路。更具體言之，本發明之某些實施例係關於一種用於記憶體功率及/或面積縮減的方法及裝置。
本專利申請案參考以下專利申請案、主張以下專利申請案之優先權及主張來自以下專利申請案之權益：2011年5月17日申請之美國臨時專利申請案第61/487,250號及2011年10月31日申請之美國第13/285,945號。
以上之申請案特此以全文引用的方式併入本文中。
以引用的方式併入
本專利申請案亦參考以下專利申請案：2011年10月7日申請之美國專利申請案第13/269,416號；及美國專利申請案第13/285,864號(代理人檔案號碼24349US03)，其與本案在同一天申請。
上文引用之申請案中之每一者特此以全文引用的方式併入本文中。
習知記憶體電路佔據大面積且消耗顯著量的功率。經由此等系統與如在本申請案之剩餘部分中參看圖式所陳述的本發明之一些態樣的比較，習知及傳統方法之進一步限制及缺陷對於熟習此項技術者而言將變得顯而易見。
實質上如由諸圖中之至少一者所說明及/或結合諸圖中 之至少一者所描述且如申請專利範圍中更完整陳述，提供一種用於記憶體功率及/或面積縮減的裝置及/或方法。
本發明之此等及其他優點、態樣及新穎特徵以及其所說明之實施例之細節將根據以下描述及圖式而得到更充分地理解。
如本文中所利用，術語「電路」指代實體電子組件(亦即，硬體)及可組態硬體、由硬體執行及/或另外與硬體相關聯的任何軟體及/或韌體(「程式碼」)。如本文中所利用，「及/或」意謂在由「及/或」聯接的清單中之項目中的任何一或多者。舉例而言，「x及/或y」意謂三元素集合{(x),(y),(x,y)}中之任一元素。類似地，「x、y及/或z」意謂七元素集合{(x),(y),(z),(x,y),(x,z),(y,z),(x,y,z)}中之任一元素。如本文中所利用，術語「模組」指代可以硬體、軟體、韌體或其一或多者之任何組合來實施的功能。如本文中所利用，術語「例示性」意謂一非限制性實例、例子或說明。如本文中所利用，術語「例如」及「舉例而言」引入一或多個非限制性實例、例子或說明之清單。
圖1A描繪一例示性設備，其可操作以減輕有故障記憶體單元之影響。參看圖1A，展示了一例示性電子設備100之電路，該電子設備100包含一類比前端(AFE)模組102、一中央處理單元(CPU)104、一記憶體模組106、一數位信號處理模組(DSP)108、一使用者介面模組112、一信號匯流 排110、一電源模組114及一電力軌116。設備100之一些實例包括纜線或衛星機上盒或閘道器、電視機、光碟播放器、數位視訊記錄器及行動電話。
AFE 102可操作以利用任何(一或多個)合適之通信協定來傳輸及/或接收資訊。在本發明之一例示性實施例中，AFE 102可操作以執行允許實現正交分頻多工(OFDM)信號之傳輸及/或接收的類比域處理操作。
CPU 104可操作以執行用以控制設備100之操作的指令(例如，作業系統)。舉例而言，CPU 104可產生用於組態設備100及控制AFE 102、記憶體106及DSP 108之操作的控制信號。
電源114可操作以產生一或多個供應電壓及經由一或多條線(「電力軌」)而將其輸出至設備100之其他組件。電源114可產生電壓Vmem，該電壓Vmem可在電力軌116上輸出。可控制電壓定標器116(例如，經由來自CPU 104之控制信號)使得Vmem可組態於複數個電壓之中。電源114亦可產生其他供應電壓(在所示之例示性實施例中，電源114產生用於數位電路之Vdd及用於AFE 102之類比電路的VA)。可獨立於由電源114產生之其他電壓來控制Vmem之值。在本發明之另一實施例中，電源114可產生多個記憶體供應電壓(例如，Vmem1及Vmem2)。可獨立地組態記憶體供應電壓中之每一者的值及/或可一致地組態多個記憶體供應電壓之值。
記憶體106可包含複數個記憶體單元，該等記憶體單元 可排列成一或多個列及一或多個行。該記憶體可包含任何合適類型的揮發性及/或非揮發性記憶體(諸如SRAM、DRAM、ROM、EEPROM、MRAM、FeRAM及快閃記憶體)。記憶體106之記憶體單元可由經由軌116接收之電壓Vmem供電。在本發明之一例示性實施例中，記憶體108之除記憶體單元自身以外的電路可經由一不同電力軌(未圖示)來供電。下文關於圖2至圖3B來描述記憶體106之例示性結構。
DSP 108可操作以根據一或多個通信標準來執行數位信號處理演算法及功能。舉例而言，DSP 108可操作以執行數位濾波、群集映射、群集解映射、交錯、解交錯及錯誤校正。在本發明之一例示性實施例中，DSP 108可操作以執行允許實現正交分頻多工(OFDM)信號之傳輸及/或接收的數位域處理功能。
匯流排110可包含資料線、位址線及/或控制線。舉例而言，信號匯流排110可包含一或多個N位元資料匯流排及複數條控制線(諸如被輸送至記憶體106之讀取啟用信號及寫入啟用信號)。
使用者介面112可自設備100之使用者接收輸入且將輸出提供至設備100之使用者。舉例而言，使用者介面112可包含觸控螢幕、鍵盤及/或其他輸入設備，且可包含LCD、揚聲器及/或其他輸出設備。
在一例示性接收操作中，AFE 102可接收RF信號，在類比域中處理接收之信號以產生基頻信號，將基頻信號數位 化，且經由信號匯流排110而將基頻信號輸出至DSP 108。DSP 108可處理基頻信號以恢復基頻信號中所含有之資訊。在基頻信號之處理期間，DSP 108可讀取及寫入至記憶體106。經恢復之資訊可接著被輸送至使用者介面112以供輸出至設備之使用者。
在一例示性傳輸操作中，可自記憶體106讀取待傳輸之資料並將其輸送至DSP 108。DSP 108可根據一或多個通信標準來處理該資料以產生基頻信號。在產生基頻信號的過程中，DSP 108可自記憶體106讀取及寫入至記憶體106。所產生之基頻信號可被輸送至AFE 102，在AFE 102中，該基頻信號可被轉換為一類比表示、進一步經處理且傳輸至實體媒體上。
圖1B描繪一例示性接收器之一部分，經由使用本發明，即使當利用一具有多於可校正數目之有故障記憶體單元的記憶體單元陣列時，該接收器仍可達成令人滿意的效能。
如本文中所利用，一記憶體單元「陣列」可指代對應於一特定位址(例如，圖2之位址匯流排208上的特定值)之記憶體單元的群組。因此，舉例而言，可將圖2之記憶體200稱為「陣列可定址」。舉例而言，若記憶體200利用8位元陣列，則可將其稱為位元組可定址。類似地，若記憶體200利用X位元陣列(X為整數)(其中每一陣列對應於記憶體之X位元字)，則可將記憶體200稱為字可定址。
接收器150之所描繪之部分包含一記憶體模組152、一等化器模組154、解映射器模組156及160、解交錯器模組 158、補刪截器(depuncturer)模組162、維特比解碼器模組164、位元組解交錯器模組166、李德-所羅門解碼器模組168。舉例而言，可藉由DSP(諸如圖1A之DSP 108)來實施接收器150之所描繪部分。
儘管將記憶體模組152描繪為僅由解交錯器模組158利用，但接收器150之其他模組亦可讀取及/或寫入至記憶體模組152，且這樣一來可利用本發明之態樣以改良效能及/或降低成本及/或功率消耗。另外，接收器150之其他模組可具有其自己的記憶體，該等記憶體可或可不介接至匯流排110且可包含及/或利用本發明之態樣。
在操作中，可自AFE 102接收一接收之數位基頻信號151。等化器154可處理信號151以調整信號151之各個頻率分量的位準以產生信號155。解映射器156可將信號155之符號轉譯為信號157之一或多個位元的群組。解交錯器158可解交錯信號157之該等位元群組以產生信號159。可將記憶體152用於在解交錯期間緩衝信號157及/或159之位元。解映射器160可將信號159之位元群組轉譯為信號161之位元群組。補刪截器162可將位元插入至信號161中以產生信號163。維特比解碼器164可利用維特比演算法來解碼信號163以產生信號165。位元組解交錯器166可逐個位元組地重新排列信號165以產生信號167。模組168可對信號167執行李德-所羅門解碼以產生信號169。可輸出信號169以供進一步處理(例如，藉由使用者介面)。
在本發明之一例示性實施例中，接收器150可在要求每 秒每赫茲至少6位元之頻譜效率的系統中操作。在此實施例中，本發明之態樣可使得接收器能夠針對記憶體152之任一給定行而容許至少0.0004之單元故障率而不使載波對雜訊敏感度臨限值降級超過0.025 dB。即使記憶體152之面積可能小於基於晶圓代工廠標準單元的習知記憶體，仍可實現此。舉例而言，可藉由減少記憶體單元之冗餘行及/或冗餘列的數目或完全消除記憶體單元之冗餘行及/或冗餘列而使記憶體152變得更小。
在本發明之一例示性實施例中，供應至記憶體152之Vmem的值可經組態以在記憶體152之功率消耗與記憶體152中之有故障記憶體單元的數目之間達成所要平衡。在這方面，隨著Vmem減小，記憶體152之功率消耗可降低，同時有故障記憶體單元之數目可增加。因此，在記憶體106之校準期間，Vmem可自最大值降低至一較低值，對於一給定應用而言，該較低值仍在記憶體152中產生可接受數目之有故障記憶體單元。
圖2描繪一例示性故障容許記憶體之第一視圖。參看圖2，記憶體200包含一選擇器205及複數個記憶體微磚2021-2028。其他例示性記憶體可包含一不同數目之記憶體微磚。亦展示了一位址匯流排208、一寫入資料匯流排210及一讀取資料匯流排216以及微磚選擇線2121-2128。在圖2中所描繪之例示性記憶體中，寫入資料匯流排210及讀取資料匯流排216各自包含用於載運資料之40個位元的40條線，且位址匯流排208包含用於載運一20位元位址的20條 線。儘管描繪了20位元位址及40位元資料，但本發明並不限於任何特定數目之位址或資料位元。
記憶體微磚2021-2028可包含一或多個記憶體單元陣列及相關聯之周邊組件。每一陣列可完全駐留於記憶體微磚2021-2028中之一者中，或可橫越記憶體微磚2021-2028中之多者。圖3A中描繪一例示性記憶體微磚202X，其中X為在1與8之間(包括1及8)的整數。選擇器205可解碼在位址匯流排208之三條最高有效線(對應於位址之三個最高有效位元(MSB))上的值以確證微磚選擇信號2121-2128中之一者。
在一例示性寫入操作中，可將待寫入資料之記憶體位置的位址置於位址匯流排208上，且可將待寫入至該記憶體位置之資料置於寫入資料匯流排210上。位址匯流排208之三條最高有效線可判定微磚選擇線2121-2128中之何者被確證。所確證之微磚選擇線212X可導致選擇微磚202X。位址匯流排208之十七條最低有效線(對應於位址之十七個最低有效位元(LSB))可判定寫入資料匯流排210上之資料被寫入至所選之微磚202X中的哪個記憶體位置。
在一例示性讀取操作中，可將待自其讀取資料之記憶體位置的位址置於位址匯流排208上。該位址之三個MSB可判定微磚選擇線2121-2128中之何者被確證。所確證之微磚選擇線212X可導致選擇微磚202X。位址匯流排208之十七條最低有效線可判定所選微磚202X中的哪個記憶體位置被讀出至讀取資料匯流排216上。
圖3A描繪一例示性故障容許記憶體之第二視圖。圖3A 中展示了一例示性記憶體微磚202X，其可對應於圖2中之記憶體微磚2021-2028中的一者。記憶體微磚202X包含故障暫存器304、故障減輕映射模組3061-3065、故障減輕控制模組322、記憶體例子3141-3144及多工器模組318及320。亦展示了一寫入資料匯流排210、一讀取資料匯流排216、一匯流排302、匯流排3161-3164、寫入映射控制信號308及讀取映射控制信號310。
故障暫存器304可儲存對記憶體例子3141-3144之一或多次故障掃描的結果。舉例而言，此等掃描可在記憶體200所駐留之系統(例如，接收器150)的啟動期間發生，及/或作為在生產期間測試記憶體及/或系統之一部分而發生。在此(等)掃描期間，可掃描記憶體例子3141-3144以偵測有故障記憶體單元。對於每一或多個所偵測之有故障記憶體單元，可組態故障暫存器304之一或多個單元。以此方式，故障暫存器304可使得能夠判定記憶體例子3141-3144中之有故障記憶體單元的數目及/或位置。故障暫存器304可包含任何合適類型的揮發性及/或非揮發性記憶體(諸如SRAM、DRAM、ROM、EEPROM、快閃記憶體、eFuse)，及/或由一或多個正反器組成的暫存器(在記憶體例子3141-3144之內部及/或外部)。舉例而言，故障暫存器304可包含基於在生產期間執行之掃描而被程式化的一或多個一次可程式化單元及在每次啟動時被程式化的一或多個SRAM單元。在另一實例中，可積累在多次啟動中啟動掃描之結果(例如，在快閃記憶體中)。故障暫存器之記憶體單元可與 記憶體例子3141-3144之記憶體單元實體分離。替代地(或另外)，記憶體例子3141-3144中之一或多者的記憶體單元可經分配以充當故障暫存器。
故障減輕控制模組322可產生寫入映射控制信號308及讀取映射控制信號310。在寫入操作期間，控制模組322可基於正被寫入至之記憶體單元陣列及對應於彼記憶體單元陣列之故障暫存器的內容來控制寫入映射控制信號308的狀態。在讀取操作期間，控制模組322可基於正自其進行讀取之記憶體單元陣列及對應於彼記憶體單元陣列之故障暫存器的內容來控制讀取映射控制信號310的狀態。
在讀取操作期間，匯流排302之信號線可分別連接至記憶體例子3141-3144中之每一者的位元線。在寫入操作期間，匯流排3161之信號線可連接至記憶體例子3141之位元線，匯流排3162之信號線可連接至記憶體例子3142之位元線，匯流排3163之信號線可連接至記憶體例子3143之位元線，且匯流排3164之信號線可連接至記憶體例子3144之位元線。此說明於下文所描述之圖3B中。
故障減輕映射器3065判定寫入資料匯流排210之哪些線連接至匯排302之哪些線。寫入映射控制信號308之不同值對應於寫入資料匯流排210之線與匯流排302之線之間的不同映射。
故障減輕映射器3061判定匯流排3161之哪些線連接至匯流排3171之哪些線。最後，若由多工器318選擇信號3161，則故障減輕映射器3061判定匯流排3161之哪些線連接至讀 取資料匯流排216之哪些線。讀取映射控制信號310之不同值對應於匯流排3161與匯流排3171之間的不同映射(及因此匯流排3161與讀取資料匯流排216之間的不同映射)。
故障減輕映射器3062判定匯流排3162之哪些線連接至匯流排3172之哪些線。最後，若由多工器318選擇信號3162，則故障減輕映射器3062判定匯流排3162之哪些線連接至讀取資料匯流排216之哪些線。讀取映射控制信號310之不同值對應於匯流排3162與匯流排3172之間的不同映射(及因此匯流排3162與讀取資料匯流排216之間的不同映射)。
故障減輕映射器3063判定匯流排3163之哪些線連接至匯流排3173之哪些線。最後，若由多工器318選擇信號3163，則故障減輕映射器3063判定匯流排3163之哪些線連接至讀取資料匯流排216之哪些線。讀取映射控制信號310之不同值對應於匯流排3163與匯流排3173之間的不同映射(及因此匯流排3163與讀取資料匯流排216之間的不同映射)。
故障減輕映射器3064判定匯流排3164之哪些線連接至匯流排3174之哪些線。最後，若由多工器318選擇信號3164，則故障減輕映射器3064判定匯流排3164之哪些線連接至讀取資料匯流排216之哪些線。讀取映射控制信號310之不同值對應於匯流排3164與匯流排3174之間的不同映射(及因此匯流排3164與讀取資料匯流排216之間的不同映射)。
記憶體例子3141-3144可包含一或多個記憶體陣列。每一陣列可完全駐留於記憶體例子3141-3144中之一者中，或可橫越記憶體例子3141-3144中之多者。在本發明之例示性實 施例中，記憶體例子3141-3144中之每一者可包含被排列為M個列及N個行的M＊N個記憶體單元，其中M及N中之每一者為整數，且M及N中之一者或兩者大於1。
多工器318可選擇匯流排3171-3174中之何者被路由至匯流排319。可由位址匯流排之一或多條線(在圖3A中所描繪之例示性實施例中為對應於位址位元15及16的線16及15)來控制多工器318。
多工器320可選擇匯流排319之哪些位元被路由至讀取資料匯流排216。可由位址匯流排之一或多條線(在圖3A中所描繪之例示性實施例中為對應於位址位元0之線0)來控制多工器320。
在操作中，在啟動時及/或在製造/生產測試期間，可執行記憶體例子3141-3144之掃描且可將有故障記憶體單元之位置儲存於故障暫存器304中。在掃描完成之後，記憶體202X可開始正常操作(其中自記憶體202X讀取資料及將資料寫入至記憶體202X)，其中X為在1與8之間(包括1及8)的整數。
對於寫入操作而言，可將待寫入至一記憶體位置之資料置於匯流排210之線上且可將待寫入至之位置的位址(「ADRS_W」)置於位址匯流排208上。故障減輕控制模組322可在故障暫存器304中查找ADRS_W以判定在記憶體例子3141-3144中之彼位置處是否存在任何有故障記憶體單元。故障減輕控制模組322可設定寫入映射控制信號308以組態映射器3065來實施對應於該查找之結果的映射。可接 著將匯流排210上之資料映射至匯流排302上。可接著確證寫入啟用信號312之對應於記憶體例子314W(該記憶體例子對應於ADRS_W)的位元，從而導致匯流排302之線連接至記憶體例子314W之位元線，且實現寫入操作。
對於讀取操作而言，可將待自其讀取之位址(「ADRS_R」)置於位址匯流排208上。故障減輕控制模組322可在故障暫存器304中查找ADRS_R以判定在記憶體例子3141-3144中之彼位置處是否存在任何有故障記憶體單元。故障減輕控制模組322可設定讀取映射控制信號310以組態映射器3061-3064來實施對應於該查找之結果的映射。可分別將記憶體例子3141-3144中之每一者中對應於ADRS_R的記憶體單元讀出至匯流排3161-3164上。可由映射器3061將匯流排3161之線映射至匯流排3171之線，可由映射器3062將匯流排3162之線映射至匯流排3172之線，可由映射器3063將匯流排3163之線映射至匯流排3173之線，可由映射器3064將匯流排3164之線映射至匯流排3174之線。基於ADRS_R之位元16及15，多工器318將匯流排3171-3174中之一者連接至匯流排319。基於ADRS_R之位元0，匯流排319之線的第一部分抑或第二部分連接至讀取資料匯流排216之線。
圖3B描繪一例示性記憶體例子。圖3B中展示了一例示性記憶體例子314Y，其可對應於圖3A中所示之記憶體例子3141-3144中的任一者。記憶體例子314Y包含一列解碼器330、字/列線332[1：M]、位元線336[1：N]、記憶體單元 3341,1-334M,N、行輸入/輸出模組338及預充電電晶體347[1：N]。單元3341,1-334M,N可駐留於記憶體微磚2021-2028中之一或多者的記憶體例子3141-3144中之一或多者中。儘管描繪了一單端實施例，但每一字線332[m]及/或每一位元線336[n]可包含用於差分傳信之兩條線。如本文中所利用，術語「位元線」用於指代單端位元線與差分對位元線兩者。
列解碼器330可解碼匯流排208上之二進位編碼位址的一部分使得確證(亦即，「選擇」)對應於位址208之列線同時撤銷確證(亦即，「不選擇」)剩餘字線332。
記憶體單元3341,1-334M,N中之每一者可操作以儲存一資料位元。舉例而言，每一記憶體單元可包含交叉耦接之反相器及一或多個存取電晶體。儘管展示了六電晶體型(6T)SRAM記憶體單元，但本發明同等有效地適用於其他熟知之記憶體單元設計。
行輸入/輸出模組338可選擇是將匯流排302(見圖3A)還是匯流排316(見圖3A)連接至位元線336[1：N]。當確證we[Y](寫入啟用信號312之對應於記憶體例子314Y的位元)時，可將對應於記憶體例子314Y之匯流排316耦接至位元線336[1：N]，當撤銷確證we[y]時，可將匯流排302連接至位元線336[1：N]。
預充電電晶體347[1：N]可在寫入操作期間將Vmem施加至位元線336[1：N]。在本發明之另一實施例中，記憶體例子314Y亦可包含複數個預充電電晶體，該等預充電電晶體在 被啟用時可剛好在讀取操作之前將Vmem施加至位元線336[1：N]。
圖3B中亦展示了記憶體單元3341,1-334M,N中之一例示性記憶體單元的展開圖。該展開圖描繪差分位元線336[N]+及366[N]-之一部分、字線332[2]之一部分、一對交叉耦接之反相器339及340以及單元存取電晶體345及346。儘管展示了六電晶體型(6T)SRAM記憶體單元，但本發明同等有效地適用於其他熟知之記憶體單元設計。
在操作中，Vmem之值可判定有故障記憶體單元之數目。舉例而言，對Vmem之此依賴性可歸因於在記憶體單元3341,1-334M,N之中電晶體臨限電壓的變化及將一單元內之節點充電至一給定臨限電壓所需的時間量的變化。因此，在記憶體200之校準(例如，在啟動期間的自我測試)期間，可針對一給定應用而調整Vmem之值以在效能(例如，如按照有故障單元之數目及/或資料可寫入至記憶體及/或自記憶體讀取之速率來量測)與功率消耗之間達成所要平衡。
類似地，記憶體單元3341,1-334M,N之各種參數可影響記憶體單元3341,1-334M,N中有多少個記憶體單元對於給定製程、電壓及溫度條件而言係有故障的。此等參數可包括記憶體單元3341,1-334M,N之各種實體尺寸。舉例而言，該等參數可包括一或多個電晶體(例如，預充電電晶體347[1：N]、單元存取電晶體345及346，及/或電晶體341-344)之一或多個尺寸(例如，閘極寬度及/或長度)、跡線(亦即，「導線」)之寬度、跡線之間的間距、接點之大小、 接點的間距、擴散井之大小及/或擴散井之間的間距。因此，當針對一特定應用來設計記憶體時，可調整一或多個此等參數以在效能(例如，如按照有故障單元之數目及/或可將資料寫入至記憶體及/或自記憶體讀取之速率來量測)與記憶體面積之間達成所要平衡。
圖3C說明一故障暫存器與經由該故障暫存器來管理之記憶體單元之間的例示性映射。參看圖3C，展示了一M列×N行記憶體塊351，其中M及N為整數，且M及N中之一者或兩者大於1。舉例而言，記憶體塊351可對應於記憶體200之記憶體單元3341,1-334M,N。在本發明之一例示性實施例中，記憶體351之每一列可對應於一特定記憶體位址(及因此每一列可為一「陣列」(當在本文中利用彼術語時))。在另一實施例中，每一列可包含對應於複數個記憶體位址之複數個陣列。在另一實施例中，記憶體塊351中之陣列可橫越多個列，且因此，單一記憶體位址可對應於多個列。
亦展示了故障暫存器304之記憶體單元3501-350K，其中K=ceiling(M/i)，「ceiling()」表示上捨入至最近整數，且i為在1與M之間(包括1及M)的整數。記憶體塊351之每一第一部分352可對應於記憶體塊351之i個記憶體單元列且可與故障暫存器記憶體單元3501-350K中之一者相關聯。因此，i之較大值可對應於較小之故障暫存器，而i之較小值可提供記憶體塊351中之有故障單元的更好的減輕。因此，本發明之態樣可使得能夠基於Vmem之值來調整i。舉例而言，可將i之較小值與Vmem之較小值一起利用且反之 亦然。i與Vmem之不同組合對於記憶體塊351之不同應用而言可為最佳的。舉例而言，當將第一資料類型儲存至記憶體塊351時，i與Vmem之值的第一組合可為最佳的，且當將第二資料類型儲存至記憶體塊351時，i與Vmem之值的第二組合可為最佳的。舉例而言，不同資料類型可對應於不同格式及/或標準。
類似地，本發明之態樣可使得能夠基於記憶體塊351之電晶體的大小設定來調整i。舉例而言，可將較小之電晶體大小(及因此較小之記憶體單元大小)與i之較小值一起利用。以此方式，可調整故障暫存器之大小及記憶體塊351之大小以達成最佳之設計取捨。在本發明之一例示性實施例中，可針對一給定應用而調整所有參數(Vmem、i及個別電晶體之大小)以達成最佳之功率、面積及效能取捨。i之此等調整/最佳化可在記憶體塊351之生產期間及/或在一校準常式期間發生，舉例而言，可在啟動記憶體塊351時執行該校準常式。
圖3C中之例示性實施例(其中一個故障暫存器單元350k對應於記憶體塊351之每i個列)可對應於一實施例，其中陣列被分區為兩個敏感度區(下文進一步詳細描述敏感度區)。然而，本發明不限於此，且一個以上之故障暫存器位元可對應於記憶體塊351之每i個列。在本發明之一例示性實施例中，對應於每i個列之故障暫存器單元的數目可等於ceiling(log2R)，其中R為大於1之整數且表示敏感度區之數目。舉例而言，對於R=4(例如，高、中間高、中間低 及低)個敏感度區而言，針對記憶體之每i個列可存在兩個故障暫存器單元。在本發明之一實施例中，可針對記憶體之特定應用而最佳化R之值。可連同對i、Vmem及/或個別電晶體之大小的調整一起調整R之值。
圖3D說明一故障減輕控制器之一例示性部分。參看圖3D，故障減輕控制器322之所描繪之部分包含一故障積累器356，及邏輯模組358、360、362及364。
在操作中，在記憶體200啟動時，可起始記憶體200之掃描。該掃描可包含將測試資料寫入至記憶體、自記憶體讀取測試資料及接著比較寫入之資料與讀取之資料以偵測有故障的記憶體單元。故障積累器356之每一單元或每一單元群組可對應於正被掃描之記憶體塊中之一特定記憶體行。因此，對於正被測試之i個列而言，每次在一特定行中偵測到有故障單元時，便遞增故障積累器356之對應於彼行的一或多個位元。
為了進行說明，考慮對應於記憶體塊351之第一i個列的單元部分3521(圖3C)。可將測試資料寫入至部分3521中之單元及接著自該等單元讀取測試資料以偵測部分3521中之任何有故障單元。對於每一行1至N而言，每次在部分3521之彼行中偵測到有故障記憶體單元時，便遞增故障積累器356之對應於彼行的一或多個位元。一旦已測試部分3521中之所有單元，便將一或多個邏輯及/或算術運算應用於故障積累器356之內容以判定是否應確證或撤銷確證故障暫存器之單元3501。單元3501被確證可指示：當寫入至部 分3521中之陣列及自部分3521中之陣列讀取時，一或多個故障減輕映射器(例如，圖3A之故障減輕映射器3061-3065)將利用第一資料線至位元線映射。相反地，單元3501被撤銷確證可指示：當寫入至部分3521中之陣列及自部分3521中之陣列讀取時，一或多個故障減輕映射器(例如，圖3A之故障減輕映射器3061-3065)將利用第二資料線至位元線映射。
對故障積累器356之內容執行的邏輯及/或算術運算可取決於部分3521之哪些行對應於高敏感度區及部分3521之哪些行對應於低敏感度區。在所描繪之例示性部分中，存在高敏感度部分3681及3683與低敏感度部分3682及3684，該等部分中之每一者各自包含對應於記憶體塊351之一或多個行的一或多個位元。部分3681及3683之位元由模組358進行邏輯OR運算，以產生信號359。部分3682及3684之位元由模組360進行邏輯OR運算，以產生信號361。信號361由反相器362反相，以產生信號363。信號361及363經AND運算以產生信號366。若確證信號366，則可將1寫入至記憶體單元3501，且若撤銷確證信號366，則可將0寫入至記憶體單元3501。
可以類似於上文針對部分3521所描述之方式的方式來掃描部分3522-352K中之每一者以發現故障。可以類似於上文針對單元3501所描述之方式的方式填入故障暫存器單元3502-350K中之每一者。
圖4A至圖4E描繪一例示性系統，其中一記憶體陣列被 分區為兩個敏感度區以用於減輕該陣列中之一或多個有故障單元的影響。圖4A至圖4E中展示了一記憶體單元陣列400、一與陣列400相關聯之故障暫存器402及一待寫入至陣列400之8位元資料塊。在圖4A至圖4E中所描繪之例示性實施例中，陣列400為8個位元且資料塊為8個位元，但本發明不限於此。
基於待儲存至陣列400之資料，可將陣列400之單元分區為高敏感度區及低敏感度區。為了進行說明，在圖4A至圖4C中所描繪之例示性實施例中，資料塊404為8位元數，其中位元[7]為MSB且位元[0]為LSB。在此實施例中，資料塊404之位元[7：4]中之一者中的錯誤將導致在系統效能方面更大程度地偏離正確值(較資料塊404之位元[3：0]中之一者中的錯誤將導致在系統效能方面背離正確值的程度)。舉例而言，在數位通信或視訊系統中，位元錯誤率(BER)、封包錯誤率(PER)或訊框錯誤率(FER)在位元[7：4]中有錯誤的情況下可低於在位元[3：0]中有錯誤的情況下。因此，已將上部四個單元(單元[7：4])分區為較高敏感度單元，且已將下部四個單元(單元[3：0])分區為較低敏感度單元。在本發明之一實施例中，可基於在系統效能量度(例如，位元錯誤率(BER))方面歸因於彼單元及/或行係有故障的(與彼單元及/或行係起作用的相比)的正規化差異來判定單元及/或行應被指派給哪一敏感度區。
在操作中，可基於由故障暫存器402所指示之映射來判定陣列400之單元[7：0]與資料塊404之位元[7：0]之間的映 射。
在圖4A中，在陣列400中不存在有故障單元。因此，故障暫存器402指示將利用第一映射。在圖4A至圖4E中所描繪之例示性實施例中，第一映射導致資料塊404之位元[0：N]被順序地寫入至陣列400之單元[0：N]。亦即，圖4A中所利用之映射係如下表1中所示。
在圖4B中，在較低敏感度區中存在有故障記憶體單元(單元[1])，但在較高敏感度區中不存在有故障記憶體單元。因此，故障暫存器402指示將使用第一映射。
在圖4C中，在較高敏感度區中存在有故障記憶體單元(單元[5])且在較低敏感度區中不存在有故障記憶體單元。因此，故障暫存器402指示將使用第二映射。在圖4A至圖4E中所描繪之例示性實施例中，第二映射導致資料塊404 之位元[0：N]被逆序地寫入至陣列400之單元[0：N]。亦即，圖4C中所利用之映射係如下表2中所示。
在圖4D中，在較高敏感度區中存在有故障記憶體單元(單元[4])且在較低敏感度區中存在有故障記憶體單元(單元[1])。本發明之態樣可使得能夠針對每一可用映射來比較資料塊404之值中的潛在錯誤以判定將利用哪一映射。為了進行說明，在圖4D中，第一映射導致在位元4及1處的潛在錯誤，且第二映射導致在位元6及3處的潛在錯誤。因此，在圖4D中，可利用第一映射。類似地，在圖4E中，第一映射導致在位元7及2處的潛在錯誤，且第二映射導致在位元5及0處的潛在錯誤。因此，在圖4E中，利用第二映射。
儘管圖4A至圖4E描繪兩個敏感度區，但實務上，所利用之敏感度區的數目可為大於1之任何整數。
圖4F描繪一例示性記憶體陣列，其中記憶體單元中之每一者的大小與對單元有故障的情況(舉例而言，如藉由位元錯誤率所量測)的敏感度有關。圖4F中展示了記憶體例子314Y之一例示性實施，該記憶體例子314Y經設定大小以用於儲存如資料塊404之資料塊(亦即，其中上部四個位元具有較高敏感度且下部四個位元具有較低敏感度的8位元資料塊)。亦即，對於每一列m而言，記憶體單元334m,1-334m,4(較高敏感度區中之單元)大於記憶體單元334m,5-334m,8(較低敏感度區中之單元)。此大小設定可導致較高敏感度區中之有故障單元少於較低敏感度區中之有故障單元。儘管圖4F針對兩個敏感度區而說明兩個單元大小，但可將基於敏感度之大小設定應用於任何數目之敏感度區。類似地，儘管圖4F在敏感度區之數目與單元大小之數目之間具有一對一對應性，但可使用敏感度區之數目與單元大小之數目之間的其他關係。舉例而言，可針對四個敏感度區而存在兩種單元大小，其中高敏感度區及中間高敏感度區具有為第一、較大大小之單元，且中間低敏感度區及低敏感度區具有為第二、較小大小之單元。
圖4G描繪一例示性記憶體陣列，其中記憶體單元中之每一者的供應電壓與對單元有故障之情況(舉例而言，如藉 由位元錯誤率所量測)的敏感度有關。圖4G中展示了具有供應電壓之記憶體例子314Y的一例示性實施，該記憶體例子314Y經組態以用於儲存如資料塊404之資料塊。亦即，對於每一列m而言，記憶體單元334m,1-334m,4(較高敏感度區中之單元)被供應有Vmem1，且記憶體單元334m,5-334m,8(較低敏感度區中之單元)被供應有Vmem2，其中Vmem1>Vmem2。供應電壓之此組態可導致較高敏感度區中之有故障單元少於較低敏感度區中之有故障單元。儘管圖4G針對兩個敏感度區而說明兩個供應電壓，但可將基於敏感度之供應電壓組態應用於任何數目之敏感度區。類似地，儘管圖4G在敏感度區之數目與供應電壓之數目之間具有一對一對應性，但可使用敏感度區之數目與供應電壓之數目之間的其他關係。舉例而言，可針對四個敏感度區而存在兩個供應電壓，其中高敏感度區及中間高敏感度區被供應有第一、較高之供應電壓，且中間低敏感度區及低敏感度區被供應有第二、較低之供應電壓。
圖5A描繪一例示性故障減輕映射模組。參看圖5A，故障減輕映射模組502包含輸入線504[7：0]、輸出線510[7：0]、一多工器508及一控制信號512。當控制信號512為邏輯0時，可將線504[7：0]映射至線510[7：0]，如下文在表3中所示。當控制信號512為邏輯1時，可將線504[7：0]映射至線510[7：0]，如下文在表4中所示。
圖5A中所描繪之故障減輕映射模組經由信號線之重新排序而達成不同映射。以此方式，由多工器508引入之延遲可為由故障減輕映射模組502引入之唯一顯著額外延遲。然而，在其他實施例中，可經由一或多個邏輯閘來達成映射。舉例而言，當可容許額外延遲時，可利用此等其他實 施例。在本發明之一實施例中，可藉由置換網路(諸如Benes置換網路)來達成映射。
圖5B描繪一包含一可組態之故障減輕映射模組的系統。參看圖5B，可組態之故障減輕映射模組540包含輸入線544[7：0]、輸出線550[7：0]、一多工器548、一控制信號552及六十四個組態元件5461,1-5468,8。儘管將六十四個組態元件用於說明，但本發明不限於此。
舉例而言，組態元件5461,1-5468,8中之每一者可包含一NMOS電晶體、一PMOS電晶體、一CMOS傳輸閘、一熔絲、一反熔絲或用於產生及/或斷開信號跡線之間的連接的任何其他設備。組態元件5461,1-5468,8可為一次可組態型、經由程式化站的電子可組態型及/或在模組542駐留於之設備(例如，接收器150)的操作期間可動態組態型(例如，藉由來自諸如CPU 104之處理器的控制信號)。
在操作中，當信號552為邏輯0時，模組542可執行第一映射，且當信號552為邏輯1時，模組542可執行第二映射。
在其中模組542為一次可程式化的例示性實施例中，在將待與模組542一起利用之特定記憶體特性化時，可判定第二映射。舉例而言，可使該模組與記憶體152配對，該記憶體152具有一有故障位元線[6]使得記憶體152之每一列的單元[6]係有故障的。模組542可經程式化使得記憶體152之位元線[6]被映射至線544[7：0]中之一者，該一者對應於經由模組542而被寫入至記憶體152的資料塊之最低有效位 元(例如，資料塊404之位元[0])。
在一例示性實施例中，可在每記憶體、每記憶體例子、每記憶體位址及/或每記憶體陣列的基礎上組態模組542。舉例而言，當寫入至記憶體152之第一位址或自記憶體152之第一位址讀取記憶體時，可將組態元件542置於第一組態，且當寫入至記憶體152之第二記憶體位址或自記憶體152之第二記憶體位址讀取時，可將組態元件542置於第二組態。
圖6及圖7展示接收器150之一例示性實施的模擬結果。圖6及圖7中所呈現之模擬結果係使用具有標稱供應電壓Vmem之具有均一大小的記憶體單元而獲得。
圖6展示頻率時間解交錯器(FTDI)記憶體152中之NSAF=400定值故障(SAF)對具有前向錯誤校正(FEC)的接收器150之一例示性實施之解碼效能的影響(如由位元錯誤率(BER)所量測)。對於圖6中所示之模擬而言，解交錯器記憶體152儲存軟符號資料。NSAF=400定值故障被如下均一地分佈及映射至記憶體字中之每一位元：首先將NSAF故障引入符號資料之MSB中且記錄歸因於該等故障之BER；緊接著，將NSAF故障引入剩餘符號資料中，且在每一狀況下針對固定SNR=18.5 dB及具有0個FEC解碼迭代之加成性白高斯雜訊(AWGN)通道來記錄歸因於有故障位元之BER。在解交錯器記憶體字中針對每一單元重複該模擬。
定值故障(SAF)通常占記憶體陣列故障的50%以上且因此可將SAF用作對有故障記憶體陣列之一階近似。對於該 模擬而言，選擇大於預期數目的NSAF=400之定值故障以考慮到未在該模擬中模型化之其他類型的故障及在高故障條件下測試系統。對於該模擬而言，藉由將敏感度臨限值設定至1.6×10-4 BER或高於無故障參考7%，高敏感度(MSB)區域含有BER大於1.6×10-4臨限值的所有有故障位元。類似地，對於該模擬而言，相同大小之LSB區域(亦即，低敏感度區域)含有具有BER小於1.6×10-4臨限值的所有有故障位元。在該模擬中，若在MSB區域中找到記憶體故障且未在LSB區域中找到故障，則MSB區域與LSB區域的置換導致與無修復之記憶體相比△SNR增益改良。
儘管接收器150結合前向錯誤校正技術(亦即，維特比及李德-所羅門編碼)來利用本發明之態樣，但本發明之態樣即使在不使用額外錯誤校正的情況下仍可改良系統效能。
圖7展示一例示性頻率時間解交錯器(FTDI)記憶體152之歸因於定值故障的故障敏感度係數。圖7基於圖6中之BER曲線而展示頻率時間解交錯器(FTDI)記憶體之一區段的故障敏感度係數ζ。在該模擬中，FTDI記憶體行儲存被儲存於記憶體列中之資料符號。藉由取得圖6中之實線與虛線之間的差異且接著將該差異正規化至1來判定故障敏感度係數ζ。亦即，特定記憶體單元之故障敏感度係數可對應於在系統效能量度(例如，BER)方面歸因於彼記憶體單元係有故障的(與彼記憶體單元係起作用的相比)的差異。模擬結果展示最接近MSB之資料位元與最接近LSB之位元相比具有更高之故障敏感度係數。作為MSB區域與LSB區域 之置換的結果，每當MSB區域具有故障而LSB區域為無故障時，利用本發明之態樣針對MSB區域資料達成了由LSB區域展現之故障敏感度。
圖8為方塊圖，其說明對記憶體故障減輕模組之資料串流相依的控制。圖8中展示了一設備800，其包含一資料檢測模組802、一故障減輕模組804及記憶體單元塊806。
檢測模組802可操作以基於對正被寫入至記憶體806之資料串流801的檢測來控制故障減輕模組804。資料檢測模組802可基於正由模組802輸出之資料的類型來控制信號803之狀態。舉例而言，信號803可與由模組802輸出之資料同步且(舉例而言)可指示正被輸出之資料的類型及/或正被輸出之資料的敏感度係數。
故障減輕模組804可利用控制信號803之狀態來判定將哪一映射用於資料串流801之對應資料。故障減輕模組804可結合記憶體806之故障暫存器來利用控制信號803之狀態。
在本發明之一例示性實施例中，當將封包化之資料串流801寫入至記憶體806時，資料檢測模組802可在輸出有效負載位元時將控制信號803置於第一狀態，且可在輸出標頭位元時將控制信號803置於第二狀態。在此實施例中，當在對應於正被寫入至之記憶體位址的陣列中不存在有故障單元時及/或當正寫入有效負載位元時，故障減輕模組804可利用第一映射，且當在對應於正被寫入至之記憶體位址的陣列中存在一或多個有故障單元且正寫入標頭位元時，故障減輕模組804可利用第二映射。當利用第二映射 時，故障減輕模組可追蹤哪些位址利用第二映射以使得能夠將資料正確地讀出記憶體。舉例而言，當利用第二映射時，可在故障暫存器中設定一位元，及/或可在第二映射所應用於之記憶體位址中定義一位元。
在本發明之一例示性實施例中，在資料串流801之資料類型與控制信號803之狀態之間可存在一對一對應性。舉例而言，控制信號803可基於正被寫入之資料的類型來控制切換元件546(見圖5B)。
圖9為流程圖，其說明用於判定故障容許記憶體之供應電壓的例示性步驟。該等例示性步驟可以步驟902開始，其中一常式用於校準被供應至記憶體之Vmem。舉例而言，該校準常式可發生於記憶體之生產測試期間及/或在記憶體之通電或重設時所執行的自我測試期間。在開始校準常式時，可將變數j初始化至0，其中j為Vmem之一可能值清單的指數。舉例而言，可存在Vmem之J個可能值(例如，儲存於查找表中)，其中V1為Vmem之最高值，且VJ為Vmem之最低可能值。
在步驟904中，可將j遞增1。在步驟906中，若j等於J+1(亦即，在例示性步驟902-918之先前迭代期間測試Vmem之最低可能值)，則該等例示性步驟可前進至步驟918。返回至步驟906，若j大於或等於J+1，則該等例示性步驟可前進至步驟908。在步驟908中，可將Vmem設定至Vj。
在步驟910中，可將測試資料寫入至記憶體。在步驟912中，可自記憶體讀取測試資料且檢測該測試資料以發現錯 誤。在一些情況中，可假定：在校準常式之受控制條件下，自記憶體讀取之資料中之錯誤中的每一者係有故障記憶體單元之結果。
在步驟914中，可判定記憶體中之有故障記憶體單元的數目及/或位置是否為可容許的。舉例而言，可容許之有故障記憶體單元的數目及/或位置可取決於將儲存至記憶體之資料的類型及/或故障暫存器之大小(亦即，可用映射之數目及/或與故障暫存器之每一單元350相關聯的陣列之數目)。在本發明之一例示性實施例中，可檢測資料以判定有故障記憶體單元之總數是否高於一臨限值。在本發明之另一實施例中，可檢測資料以判定記憶體中具有多於一臨限值數目之有故障記憶體單元的陣列的數目是否高於一臨限值。在本發明之另一實施例中，可檢測資料以判定記憶體中具有在多個敏感度區中之錯誤的陣列的數目是否高於一臨限值。若所偵測之有故障記憶體單元係可容許的，則該等例示性步驟可返回至步驟904。若所偵測之錯誤係不可容許的，則該等例示性步驟可前進至步驟916。
在步驟916中，可將Vmem設定至Vj-1，且可基於在步驟912中執行之檢測的結果來程式化記憶體之故障暫存器。亦即，故障暫存器之內容可經組態以指示具有被設定至Vj-1之Vmem的有故障記憶體單元的存在及/或位置。在步驟918中，對Vmem之校準完成且系統可開始自記憶體讀取實際資料及將實際資料寫入至記憶體。
在本發明之一例示性實施例中，可執行對應於多個資料 類型的對Vmem之多次校準(應注意，多個資料類型可對應於多組敏感度係數)。可儲存(例如，在查找表中)適合用於不同資料類型的Vmem值，且接著可經由一用於給定敏感度區之電壓定標單元(例如，圖1A之定標器116)基於待儲存於記憶體中之資料的類型來動態地組態Vmem。
圖10為流程圖，其說明用於對故障容許記憶體之記憶體單元設定大小的例示性步驟。該等例示性步驟可以步驟1002(其中大小設定常式開始)開始。舉例而言，該大小設定常式可發生於記憶體之設計階段期間。在開始大小設定常式時，可將變數s初始化至0，其中s被用作大小指數。舉例而言，可將單元大小表示為「大小S」，其中大小1為最小可能之單元大小，且單元大小隨s增大而增大。
在步驟1004中，可將j遞增1。在步驟1006中，可將單元大小設定至大小s且可模擬及/或另外計算在具有大小s之單元大小的記憶體中之有故障單元的數目及/或位置。在步驟1010中，可判定在步驟1008中所判定之有故障記憶體單元的數目及/或位置是否為可容許的。舉例而言，可容許之有故障記憶體單元的數目及/或位置可取決於將儲存至記憶體之資料的類型及/或故障暫存器之大小(亦即，可用映射之數目及/或與故障暫存器之每一單元350相關聯的陣列之數目)。若有故障記憶體單元之數目係不可容許的，則該等例示性步驟可返回至步驟1004。若有故障記憶體之數目係可容許的，則該等例示性步驟可前進至步驟1012。在步驟1012中，可將大小s選擇作為用以建置記憶體之單元 大小。在步驟1014中，大小設定常式完成。
圖11為流程圖，其說明用於判定接收器中的故障容許記憶體之供應電壓的例示性步驟。該等例示性步驟可以步驟1102開始，此時對供應至記憶體之電壓Vmem的校準可開始。舉例而言，校準常式可發生於記憶體之生產測試期間及/或在記憶體之通電或重設時所執行的自我測試期間。在開始校準常式時，可將變數j初始化至0，其中j為Vmem之一可能值清單的指數。舉例而言，可存在Vmem之J個可能值(例如，儲存於查找表中)，其中V1為Vmem之最高值，且VJ為Vmem之最低可能值。
在步驟1104中，可將j遞增1。在步驟1106中，若j等於J+1(亦即，在例示性步驟1102-1126之先前迭代期間測試了Vmem之最低可能值)，則該等例示性步驟可前進至步驟1124。返回至步驟1106，若j大於或等於J+1，則該等例示性步驟可前進至步驟1108。在步驟1108中，可將Vmem設定至Vj。
在步驟1110中，可將測試信號輸入至接收器。舉例而言，該測試信號可由測試站產生及/或可由與接收器並置之傳輸器產生且被迴接至接收器中。舉例而言，該測試信號可表示一拐點狀況(corner case)或最壞狀況情形，使得測試信號中所含有之資料的成功恢復可為接收器將能夠成功地接收被要求接收之信號(例如，滿足一或多個標準中所陳述之規格的信號)的可靠指示符。
在步驟1112中，可由類比前端(例如，AFE 102)來數位 化及另外處理測試信號。在步驟1114中，舉例而言，可藉由解調變及解碼經數位化之信號來恢復該經數位化之信號中所含有的資料。在步驟1116中，可將恢復之資料寫入至記憶體。在步驟1118中，可將資料讀出記憶體。在步驟1120中，可將一或多個錯誤校正演算法(例如，維特比及李德-所羅門)應用於讀出之資料。應注意，儘管該等例示性步驟反映對於記憶體之單一讀取及寫入，但信號之解調變、解碼、錯誤校正及/或其他處理可能實際上需要對於記憶體之多次讀取及寫入。
在步驟1122中，可量測經錯誤校正的資料之效能量度(例如，位元錯誤率)且將其與一臨限值相比較。若效能量度低於一臨限值，則該等例示性步驟可返回至步驟1104。若效能量度高於該臨限值，則該等例示性步驟可前進至步驟1124。
在步驟1124中，可將Vmem設定至Vj-1。在步驟1126中，Vmem之校準完成且系統可開始自記憶體讀取實際資料及將實際資料寫入至記憶體。
在本發明之一例示性實施例中，可掃描記憶體單元3341,1-334M,N之陣列以偵測該陣列中之有故障記憶體單元(若存在)。可基於掃描之結果及基於記憶體單元中之一或多者的敏感度係數來控制施加至記憶體單元陣列之供應電壓Vmem。敏感度係數可指示單元中之一或多者有故障時可對讀取資料及將資料寫入至記憶體陣列之設備(例如，接收器150)的效能具有的影響。可藉由比較以下兩者來判定 敏感度係數：在記憶體單元中之一或多者無故障的情況下，電子設備的效能量度；及在記憶體單元中之一或多者有故障的情況下，電子設備的效能量度。控制供應電壓可包含當掃描之結果指示在記憶體單元陣列中可容許更多有故障記憶體單元時降低供應電壓Vmem。控制供應電壓可包含當掃描之結果指示記憶體單元陣列中之有故障記憶體單元的數目大於可容許之數目時增加供應電壓。
在本發明之一例示性實施例中，可掃描記憶體單元3341,1-334M,N之陣列以偵測該陣列中之有故障記憶體單元(若存在)。可基於掃描之結果來組態故障暫存器(例如，故障暫存器304)之內容。測試資料可寫入至記憶體單元陣列。可藉由故障暫存器之內容來判定測試資料之位元被寫入至記憶體單元陣列的次序。可接著自記憶體單元陣列讀取測試資料。可藉由故障暫存器之內容來判定自記憶體單元陣列讀取測試資料之位元的次序。可基於自記憶體讀取之測試資料的所量測之效能量度來控制施加至記憶體單元陣列之供應電壓Vmem。對供應電壓之控制可包含當掃描之結果指示在記憶體單元陣列中可容許更多有故障記憶體單元時降低供應電壓。對供應電壓之控制可包含當掃描之結果指示記憶體單元陣列中之有故障記憶體單元的數目多於可容許之數目時增加供應電壓。舉例而言，效能量度可為位元錯誤率及/或封包錯誤率。在記憶體單元陣列之啟動或重設時可執行掃描。
在本發明之一例示性實施例中，一或多個電路可包含記 憶體單元3341,1-334M,N之陣列。可使記憶體單元之一或多個電晶體(例如，電晶體341-346中之一或多者)的大小與記憶體單元陣列之一或多個敏感度係數相關(亦即，取決於其及/或與其具有關係)。另外或替代地，可使記憶體單元之一或多個電晶體的大小與記憶體單元陣列中可容許之有故障記憶體單元的數目相關(亦即，取決於其或及/或與其具有關係)。該一或多個電路可包含一故障暫存器。可使故障暫存器之大小與一或多個電晶體之大小相關(亦即，取決於其及/或與其具有關係)。另外或替代地，可使一或多個電晶體之大小與故障暫存器之大小相關(亦即，取決於其及/或與其具有關係)。該一或多個電路包含一多工器及一包含複數條資料線之資料匯流排。該記憶體單元陣列可對應於一特定記憶體位址且可耦接至該複數條位元線。可使用該複數個資料線及該複數條位元線寫入至記憶體單元陣列及/或自記憶體單元陣列讀取。多工器可在該複數條資料線與該複數條位元線之間的不同映射之中進行選擇。可至少部分地基於記憶體單元中之何者(若存在)係有故障的來控制多工器之組態。
本發明之其他實施例可提供非暫時機器可讀(例如，電腦可讀)媒體及/或儲存媒體，其具有儲存於其上之機器程式碼及/或電腦程式，該機器程式碼及/或該電腦程式具有可由機器及/或電腦執行之至少一程式碼段，藉此導致機器及/或電腦執行如本文中所描述之用於記憶體功率及/或面積縮減的步驟。
因此，本發明可以硬體、軟體或硬體與軟體之組合來實現。本發明可在至少一計算系統中以集中化之方式或以分佈之方式(其中不同元件散佈跨越若干互連之計算系統)來實現。任何種類之計算系統或經調適用於實施本文中所描述之方法的其他裝置係適合的。硬體及軟體之典型組合可為具有程式或其他程式碼之通用計算系統，該程式或其他程式碼在被載入及執行時控制計算系統使得其實施本文中所描述之方法。另一典型實施可包含特殊應用積體電路(ASIC)或系統單晶片(SoC)。
本發明亦可嵌入於電腦程式產品中，該電腦程式產品包含使得能夠實施本文中所描述之方法的所有特徵，且該電腦程式產品在被載入於電腦系統中時能夠實施此等方法。當前上下文中之電腦程式意謂一組指令之以任何語言、碼或記法的任何表達，該組指令意欲導致具有資訊處理能力之系統直接地抑或在以下兩者中之任一者或兩者之後執行一特定功能：a)轉換為另一語言、碼或記法；b)以一不同材料形式再生。
儘管已參考某些實施例描述了本發明，但熟習此項技術者將理解，在不背離本發明之範疇的情況下，可作出各種改變且可代以等效物。另外，可作出許多修改以使一特定情形或材料適合本發明之教示而不背離其範疇。因此，意欲使本發明不受限於所揭示之特定實施例，而是本發明將包括在附加之申請專利範圍之範疇內的所有實施例。
100‧‧‧電子設備
102‧‧‧類比前端(AFE)模組
104‧‧‧中央處理單元(CPU)
106‧‧‧記憶體模組
108‧‧‧數位信號處理模組(DSP)
110‧‧‧信號匯流排
112‧‧‧使用者介面模組
114‧‧‧電源模組
116‧‧‧電力軌/電壓定標器
150‧‧‧接收器
151‧‧‧數位基頻信號
152‧‧‧記憶體模組
154‧‧‧等化器模組
155‧‧‧信號
156‧‧‧解映射器模組
157‧‧‧信號
158‧‧‧解交錯器模組
159‧‧‧信號
160‧‧‧解映射器模組
161‧‧‧信號
162‧‧‧補刪截器模組
163‧‧‧信號
164‧‧‧維特比解碼器模組
165‧‧‧信號
166‧‧‧位元組解交錯器模組
167‧‧‧信號
168‧‧‧李德-所羅門解碼器模組
169‧‧‧信號
200‧‧‧記憶體
202X‧‧‧記憶體微磚
2021-2028‧‧‧記憶體微磚
205‧‧‧選擇器
208‧‧‧位址匯流排
210‧‧‧寫入資料匯流排
2121-2128‧‧‧微磚選擇線
216‧‧‧讀取資料匯流排
302‧‧‧匯流排
302[1：N]‧‧‧資料線
304‧‧‧故障暫存器
3061-3065‧‧‧記憶體故障減輕模組
308‧‧‧寫入映射控制信號
310‧‧‧讀取映射控制信號
312‧‧‧寫入啟用信號
314Y‧‧‧記憶體例子
3141-3144‧‧‧記憶體例子
316[1：N]‧‧‧資料線
3171-3174‧‧‧匯流排
318‧‧‧多工器
319‧‧‧匯流排
320‧‧‧多工器
321‧‧‧匯流排
322‧‧‧故障減輕控制器
330‧‧‧列解碼器
332[1：M]‧‧‧字/列線
3341,1-334M,N‧‧‧記憶體單元
336[1：N]‧‧‧位元線
338‧‧‧行輸入/輸出模組
339‧‧‧反相器
340‧‧‧反相器
341‧‧‧電晶體
342‧‧‧電晶體
343‧‧‧電晶體
344‧‧‧電晶體
345‧‧‧單元存取電晶體
346‧‧‧單元存取電晶體
347[1：N]‧‧‧預充電電晶體
3501-350K‧‧‧記憶體單元
351‧‧‧記憶體塊
3521-352K‧‧‧部分
356‧‧‧故障積累器
358‧‧‧邏輯模組
359‧‧‧信號
360‧‧‧邏輯模組
361‧‧‧信號
362‧‧‧邏輯模組
363‧‧‧信號
364‧‧‧邏輯模組
366‧‧‧信號
3681‧‧‧高敏感度部分
3682‧‧‧低敏感度部分
3683‧‧‧高敏感度部分
3684‧‧‧低敏感度部分
400‧‧‧記憶體單元陣列
402‧‧‧故障暫存器
404‧‧‧資料塊
502‧‧‧故障減輕映射模組
504[7：0]‧‧‧輸入線
508‧‧‧多工器
510[7：0]‧‧‧輸出線
512‧‧‧控制信號
542‧‧‧模組
544[7：0]‧‧‧輸入線
5461,1-5468,8‧‧‧組態元件
548‧‧‧多工器
550[7：0]‧‧‧輸出線
552‧‧‧控制信號
800‧‧‧設備
801‧‧‧資料串流
802‧‧‧資料檢測模組
803‧‧‧信號
804‧‧‧故障減輕模組
806‧‧‧記憶體單元塊
Vmen‧‧‧供應電壓
圖1A描繪一例示性設備，其可操作以減輕有故障記憶體單元之影響。
圖1B描繪一例示性接收器之一部分，經由使用本發明，即使當利用一具有多於可校正數目之有故障記憶體單元的記憶體單元陣列時，該接收器仍可達成令人滿意的效能。
圖2描繪一例示性故障容許記憶體之第一視圖。
圖3A描繪一例示性故障容許記憶體之第二視圖。
圖3B描繪一例示性記憶體例子。
圖3C說明一故障暫存器與經由該故障暫存器來管理之記憶體單元之間的例示性映射。
圖3D說明一故障減輕控制器之一例示性部分。
圖4A至圖4E描繪一例示性系統，其中一記憶體陣列被分區為兩個區以用於減輕該陣列中之一或多個有故障單元的影響。
圖4F描繪一例示性記憶體陣列，其中該等記憶體單元中之每一者的大小與系統對彼單元有故障的情況的敏感度有關。
圖4G描繪一例示性記憶體陣列，其中記憶體單元中之每一者的供應電壓與系統對彼單元有故障的情況的敏感度有關。
圖5A描繪一例示性故障減輕映射模組。
圖5B描繪一包含一可組態之故障減輕映射模組的系統。
圖6及圖7展示利用本發明之態樣的接收器之例示性實施的模擬結果。
圖8為方塊圖，其說明對記憶體故障減輕模組之資料串流相依的控制。
圖9為流程圖，其說明用於判定故障容許記憶體之供應電壓的例示性步驟。
圖10為流程圖，其說明用於對故障容許記憶體之記憶體單元設定大小的例示性步驟。
圖11為流程圖，其說明用於判定故障容許記憶體之供應電壓的例示性步驟。

Claims (20)

  1. 一種方法，其包含：在一包含一記憶體單元陣列之電子設備中：掃描該記憶體單元陣列以偵測該記憶體單元陣列中之有故障記憶體單元(若存在)；基於該掃描之一結果及基於該記憶體單元陣列中之一或多者的一敏感度係數來控制一施加至該記憶體單元陣列之供應電壓。
  2. 如請求項1之方法，其中該敏感度係數指示該記憶體單元陣列中之該一或多者有故障時對該電子設備之效能具有的一影響。
  3. 如請求項1之方法，其中該敏感度係數係至少部分地藉由比較以下兩者而判定：在該記憶體單元陣列中之該一或多者無故障的情況下，該電子設備的一效能量度；及在該記憶體單元陣列中之該一或多者有故障的情況下，該電子設備的該效能量度。
  4. 如請求項1之方法，其中該控制該供應電壓包含當該掃描之該結果指示在該記憶體單元陣列中可容許更多有故障記憶體單元時降低該供應電壓。
  5. 如請求項1之方法，其中該控制該供應電壓包含當該掃描之該結果指示該記憶體單元陣列中之有故障記憶體單元的數目多於可容許之數目時增加該供應電壓。
  6. 一種系統，其包含： 用於在一電子設備中使用之一或多個電路，該一或多個電路包含一記憶體單元陣列且可操作以至少執行以下步驟：掃描該記憶體單元陣列以偵測該記憶體單元陣列中之有故障記憶體單元(若存在)；基於該掃描之一結果及基於該記憶體單元陣列中之一或多者的一敏感度係數來控制一施加至該記憶體單元陣列之供應電壓。
  7. 如請求項6之系統，其中該敏感度係數指示該記憶體單元陣列中之該一或多者有故障時對該電子設備之效能具有的一影響。
  8. 如請求項6之系統，其中該敏感度係數係至少部分地藉由比較以下兩者而判定：在該記憶體單元陣列中之該一或多者無故障的情況下，該電子設備的一效能量度；及在該記憶體單元陣列中之該一或多者有故障的情況下，該電子設備的該效能量度。
  9. 如請求項6之系統，其中該一或多個電路可操作以至少部分地藉由操作以在該掃描之該結果指示在該記憶體單元陣列中可容許更多有故障記憶體單元時降低該供應電壓來控制該供應電壓。
  10. 如請求項6之系統，其中該一或多個電路可操作以至少部分地藉由操作以在該掃描之該結果指示該記憶體單元陣列中之有故障記憶體單元的數目多於可容許之數目時 增加該供應電壓來控制該供應電壓。
  11. 一種方法，其包含：掃描一記憶體單元陣列以偵測該記憶體單元陣列中之有故障記憶體單元(若存在)；基於該掃描之一結果來組態一故障暫存器之內容；將測試資料寫入至該等記憶體單元之該陣列，其中藉由該故障暫存器之該等內容來判定該測試資料之位元被寫入至該記憶體單元陣列的一次序；自該記憶體單元陣列讀取該測試資料，其中藉由該故障暫存器之該等內容來判定自該記憶體單元陣列讀取該測試資料之位元的一次序；及基於自該記憶體單元陣列讀取之該測試資料的一所量測之效能量度來控制一施加至該記憶體單元陣列之供應電壓。
  12. 如請求項11之方法，其中該控制該供應電壓包含當該掃描之該結果指示在該記憶體單元陣列中可容許更多有故障記憶體單元時降低該供應電壓。
  13. 如請求項11之方法，其中該控制該供應電壓包含當該掃描之該結果指示該記憶體單元陣列中之有故障記憶體單元的數目多於可容許之數目時增加該供應電壓。
  14. 如請求項11之方法，其中該效能量度為位元錯誤率及/或封包錯誤率中之一者或兩者。
  15. 如請求項11之方法，其中在該記憶體單元陣列之啟動及/或重設中之一或兩者時執行該掃描。
  16. 一種系統，其包含：包含一記憶體單元陣列之一或多個電路，其中該等記憶體單元之一或多個實體尺寸與該記憶體單元陣列之一或多個敏感度係數相關且係基於在該記憶體單元陣列中可容許之有故障記憶體單元的一數目。
  17. 如請求項16之系統，其中：該一或多個電路包含一故障暫存器，且該故障暫存器之一大小與該等記憶體單元之該一或多個實體尺寸相關。
  18. 如請求項16之系統，其中：該一或多個電路包含一故障暫存器，且該等記憶體單元之該一或多個實體尺寸係基於該故障暫存器之一大小。
  19. 如請求項16之系統，其中：該一或多個電路包含一多工器及一包含複數條資料線之資料匯流排；該記憶體單元陣列對應於一特定記憶體位址且耦接至複數條位元線；該複數條資料線及該複數條位元線用以寫入至該記憶體單元陣列及/或自該記憶體單元陣列讀取；及該多工器在該複數條資料線與該複數條位元線之間的不同映射之中進行選擇。
  20. 如請求項19之系統，其中該多工器之一組態係至少部分地基於該等記憶體單元中之何者(若存在)係有故障的而控制。
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