TWI588974B - 具有兩種記憶體單元類型的積體電路晶片 - Google Patents

具有兩種記憶體單元類型的積體電路晶片 Download PDF

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TWI588974B
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廖忠志
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台灣積體電路製造股份有限公司
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    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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Description

具有兩種記憶體單元類型的積體電路晶片 【相關申請】
本申請涉及2011年12月6日提交、題目為“用於積體電路中FinFET SRAM陣列的方法和裝置”、美國申請號為13/312,810，現在的美國專利號為8,693,235的美國專利申請。上述引用的申請的整體內容以引用方式併入本申請。
本揭露涉及具有兩種記憶體單元類型的積體電路晶片。
半導體積體電路(IC)工業已經生產了各種數字器件以解決很多不同區域的問題。一些數字器件電耦合至靜態隨機存取記憶體(Static Random Access Memory,SRAM)器件用於數字數據存儲。在一些IC晶片的應用中，複數個SRAM器件基於不同的設計標準實施。例如，複數個SRAM器件中的至少一個SRAM器件被設計為具有比複數個SRAM器件的所有其他SRAM器件更快的數據存取；並且複數個SRAM器件中的至少一個SRAM器件被設計為比複數個SRAM器件的所有其他SRAM器件佔用更少的每位元存儲區域。
根據一個實施例，一種積體電路晶片包括第一類型記憶體單元和第二類型記憶體單元。該第一類型記憶體單元包括存儲電路，其具有第一數據節點、第二數據節點、電源電壓節點以及參考電壓節點；第一通閘(pass gate)器件，其具有第一端、第二端以及控制端；第一參考線接墊(landing pad)，其電耦合至該第一類型記憶體單元的該參考電壓節點；第一字線(word line)接墊，其電耦合至該第一類型記憶體單元的該第一通閘器件的該控制端。該第一類型記憶體單元的該第一通閘器件的該第一端電耦合至該第一類型記憶體單元的該第一數據節點。該第一類型記憶體單元的該第一參考線接墊以及該第一類型記憶體單元的該字線接墊沿第一方向對準。該第二類型記憶體單元包括：存儲電路，其具有第一數據節點、第二數據節點、電源電壓節點以及參考電壓節點；第一通閘器件，其具有第一端、第二端以及控制端；第一參考線段，其沿第一方向延伸並電耦合至該第二類型記憶體單元的該參考電壓節點；以及第一字線接墊，其耦合至該第二類型記憶體單元的該第一通閘器件的該控制端。該第二類型記憶體單元的該第一通閘器件的該第一端電耦合至該第二類型記憶體單元的該第一數據節點。該第二類型記憶體單元的該第一字線接墊以及該第二類型記憶體單元的該第一參考線段沿不同於該第一方向的第二方向隔開。
根據另一個實施例，一種積體電路晶片，其包括第一記憶體裝置和第二記憶體裝置。该第一記憶體裝置包括一行第一類型記憶體單元、第一參考線、第二參考線和第一字線。該行第一類型記憶體單元的每一記憶體單元包括：第一參考線接墊；第二參考線接墊；第一字線接墊；以及第二字線接墊。該行第一類型記憶 體單元的該記憶體單元的該第一參考線接墊和該行第一類型記憶體單元的該記憶體單元的該第一字線接墊沿第一方向對準。該行第一類型記憶體單元的該記憶體單元的該第二參考線接墊和該行第一類型記憶體單元的該記憶體單元的該第二字線接墊沿該第一方向對準。第一參考線沿不同於該第一方向的第二方向延伸並電耦合至該行第一類型記憶體單元的該記憶體單元的該第一參考線接墊。第二參考線沿該第二方向延伸並電耦合至該行第一類型記憶體單元的該記憶體單元的該第二參考線接墊。第一字線沿該第二方向延伸並電耦合至該行第一類型記憶體單元的該記憶體單元的該第一字線接墊以及該行第一類型記憶體單元的該記憶體單元的該第二字線接墊。該第二記憶體裝置包括一行第二類型記憶體單元、第一參考線和第一字線。該行第二類型記憶體單元的每一記憶體單元包括：第一參考線段、第二參考線段、第一字線接墊和第二字線接墊。該行第二類型記憶體單元的該記憶體單元的該第一參考線段和該行第二類型記憶體單元的該記憶體單元的該第一字線接墊沿第二方向隔開。該行第二類型記憶體單元的該記憶體單元的該第二參考線段和該行第二類型記憶體單元的該記憶體單元的該第二字線接墊沿第二方向隔開。第一參考線沿該第二方向延伸並電耦合至該行第二類型記憶體單元的該記憶體單元的該第一參考線接墊以及該行第二類型記憶體單元的該記憶體單元的該第二參考線段。第一字線沿該第二方向延伸並電耦合至該行第二類型記憶體單元的該記憶體單元的該第一字線接墊以及該行第二類型記憶體單元的該記憶體單元的該第二字線接墊。
根據另一個實施例，公開一種製造積體電路晶片的方法。該方法包括：形成具有複數個第一類型記憶體單元的第一記憶體裝置以及形成具有複數個第二類型記憶體單元的第二記憶體裝置，包 括。形成該第一記憶體裝置包括基於第一導線佈局圖案、第一組切割佈局圖案和第二組切割佈局圖案形成該複數個第一類型記憶體單元的複數個第一參考線接墊和複數個第一字線接墊。該第一導線佈局圖案沿第一方向延伸。該第一組切割佈局圖案的每一者以及該第二組切割佈局圖案的每一者沿不同於該第一方向的第二方向延伸。該第一組切割佈局圖案和該第二組切割佈局圖案以交替的方式沿該第一方向設置。形成該第二記憶體裝置包括基於第二導線佈局圖案和第三組切割佈局圖案形成該複數個第二類型記憶體單元的複數個第一字線接墊。該第二導線佈局圖案沿該第一方向延伸，並且該第三組切割佈局圖案的每一者沿該第二方向延伸。
100‧‧‧晶片
110‧‧‧記憶體裝置
112‧‧‧記憶體單元陣列
114‧‧‧寫入輔助電路
116‧‧‧導線
140‧‧‧記憶體裝置
142‧‧‧記憶體單元陣列
200‧‧‧記憶體單元
210‧‧‧存儲電路
BL‧‧‧位線
BLB‧‧‧位線
NBL‧‧‧節點
NBLB‧‧‧節點
NVDD‧‧‧電源電壓節點
NVSS‧‧‧參考電壓節點
ND‧‧‧數據節點
NDB‧‧‧數據節點
WL‧‧‧字線
P1‧‧‧電晶體
P2‧‧‧電晶體
N1‧‧‧電晶體
N2‧‧‧電晶體
PG1‧‧‧通閘器件
PG2‧‧‧通閘器件
X1‧‧‧單元寬度
Y1‧‧‧單元高度
300‧‧‧第一類記憶體單元
302、304‧‧‧P阱區
306‧‧‧N阱區
312、314、316、318‧‧‧有源結構
322、324、326、328‧‧‧閘極結構
332、334、336、338、342、344、346、348‧‧‧有源接點結構
352、354、356、358‧‧‧閘極接點結構
400‧‧‧第二類記憶體單元
402、404‧‧‧P阱區
406‧‧‧N阱區
412a、412b、414a、414b、416、418‧‧‧有源結構
422、424、426、428‧‧‧閘極結構
432、434、436、438、442、444、446、448‧‧‧有源接點結構
452、454、456、458‧‧‧閘極接點結構
502、504、506、512、514、516、518、522、524、526‧‧‧導電線段
V0、V1、V2、V3‧‧‧通路插塞
W1、W2、W3、W4、W5、W6、W7‧‧‧線寬
602、604、606、607、608、622、626‧‧‧導電線段
612、616‧‧‧接墊
712、716、722、726‧‧‧導電線段
800‧‧‧晶片
802‧‧‧基板
804‧‧‧隔離特徵
812‧‧‧閘極結構
814‧‧‧有源接點結構
816‧‧‧閘極接點結構
M1、M2、M3、M4‧‧‧導電特徵
900‧‧‧第一記憶體裝置
910a、910b、910c、910d‧‧‧記憶體單元
922a、922b、922c、922d、924a、924b、924c、924d、926ab、926cd、928‧‧‧接墊
932a、932b、932c、932d、934a、934b、934c、934d、936a、936b、936c、936d‧‧‧位線
942、944、952、954‧‧‧電源電壓線
946、956‧‧‧電源電壓線
1000‧‧‧佈局設計
1012、1014、1016、1018‧‧‧第一組導電佈局圖案
1022、1024、1032、1034、1036‧‧‧第二組導電佈局圖案
1042a~1042h‧‧‧第一組切割佈局圖案
1044a~1044f‧‧‧第二組切割佈局圖案
1102‧‧‧導線
1104、1106‧‧‧光阻層
1112‧‧‧掩膜層
1112a~1112e‧‧‧接墊
1202‧‧‧介電層
1212、1214‧‧‧阻擋結構
1222‧‧‧掩膜層
1224‧‧‧開口
1232a~1232e‧‧‧凹槽
1234a~1234e‧‧‧接墊
1300‧‧‧第二記憶體裝置
1310a~1310d‧‧‧記憶體單元
1322a~1322d、1324ab、1324cd‧‧‧接墊
1332a~1332d、1334a~1334d、1336a~1336d、1342a~1342d、1344a~1344d‧‧‧導電線段
1352、1354、1362、1364‧‧‧位線
1356、1366‧‧‧電源電壓線
1357、1358、1367、1368‧‧‧參考線
1400‧‧‧佈局設計
1412、1414、1416、1418、1422、1424、1426‧‧‧第一組導電佈局圖案
1432、1434、1436、1442、14441446‧‧‧第二組導電佈局圖案
1452a~1452i‧‧‧第二組導電佈局圖案 切割佈局圖案
當閱讀隨附的附圖時，從以下詳細的描述可以最清楚地理解本發明的各個方面。需要強調的是，根據本行業的標準做法，各個特徵並非按比例繪製。事實上，各個特徵的尺寸可以任意增大或減小以便進行清楚的討論。
圖1是根據一些實施例的具有兩個靜態隨機存取記憶體(Static Random Access Memory,SRAM)器件的積體電路(IC)晶片的方塊圖。
圖2是根據一些實施例的記憶體單元的電路示意圖。
圖3是根據一些實施例的第一類記憶體單元的俯視圖，省略了所有關於晶片的第一金屬層處以及第一金屬層上元件的描述。
圖4是根據一些實施例的第二類記憶體單元的俯視圖，省略了所有關於晶片的第一金屬層處以及第一金屬層上元件的描述。
圖5是根據一些實施例的圖3中第一類記憶體單元的俯視圖，著 重強調晶片的第一金屬層和第二金屬層處的元件。
圖6是根據一些實施例的圖4中第二類記憶體單元的俯視圖，著重強調晶片的第一金屬層和第二金屬層處的元件。
圖7是根據一些實施例的圖3中第一類記憶體單元的俯視圖，著重強調晶片的第三金屬層和第四金屬層處的元件。
圖8是根據一些實施例的一部分晶片的剖面圖。
圖9是根據一些實施例的一部分第一存儲器裝置的俯視圖，著重強調晶片的第一金屬層處的元件。
圖10是根據一些實施例的用於形成圖9中第一金屬層的導電特徵的一部分佈局設計的設置圖。
圖11A至圖11E是根據一些實施例的根據第一製造程序形成晶片的第一金屬層的各個階段處圖9中一部分第一存儲器裝置的俯視圖。
圖12A至圖12E是根據一些實施例的根據第二製造程序形成晶片的第一金屬層的各個階段處圖9中一部分第一存儲器裝置的俯視圖。
圖13是根據一些實施例的一部分第二存儲器裝置的俯視圖，著重強調晶片的第一金屬層處的元件。
圖14是根據一些實施例的用於形成圖13的第一金屬層的導電特徵的一部分佈局設計的設置圖。
圖15是根據一些實施例的根據圖11A至圖11E的第一製造程序形成IC晶片的方法的流程圖。
圖16是根據一些實施例的根據圖12A至圖12E的第二製造程序形成IC晶片的方法的流程圖。
如下公開提供了很多不同的實施例或示例，用於實施所提供的主題的不同特徵。如下描述了元件和設置的具體示例，以簡化本發 明。當然，它們僅僅是示例，並不是旨在限制本發明。例如，以下描述中在第二特徵之上或在第二特徵上形成第一特徵可以包括形成直接接觸的第一特徵和第二特徵的實施例，還可以包括在第一特徵和第二特徵之間可以形成附加特徵從而使得第一特徵和第二特徵可以不直接接觸的實施例。此外，本公開可以在各個示例中重複使用符號和/或字母。這種重複使用用於簡化和清楚的目的，其本身並不表明所述的各個實施例和/或配置之間的關係。
而且，空間關係術語，例如“之下”、“下方”、“下面”、“之上”、“上方”等，在此用於簡化描述附圖所示的一個單元或特徵對另一個單元或特徵的關係。除了附圖中描寫的方向，空間關係術語旨在包含使用或步驟的裝置的不同方向。裝置可以以其他方式定向(旋轉90度或者在其他方向)，並可以據此同樣地解釋本文所使用的空間關係描述語。
根據一些實施例，積體電路晶片包括第一類型記憶體單元和第二類型記憶體單元。該第一類型記憶體單元包括第一參考線接墊(landing pad)和第一字線(word line)接墊。第一類型記憶體單元的第一參考線接墊和第一類型記憶體單元第一字線接墊沿第一方向對準。第二類型記憶體單元包括沿第一方向的延伸的第一參考線段以及第一字線接墊。第二類型記憶體單元的第一字線接墊和第二類型記憶體單元的第一參考線段沿與不同於第一方向的第二方向間隔開。
圖1是根據一些實施例的具有兩個記憶體裝置110和140的IC晶片100的框圖。IC晶片100的其他器件和元件沒有描述在圖1中。記憶體裝置110和140是由SRAM記憶體單元形成的SRAM器件。為了清楚起見，記憶體裝置110和140的一些細節沒有描述在圖1中。
記憶體裝置110包括記憶體單元陣列112、複數個寫入輔助電路114和將記憶體單元陣列112與複數個寫入輔助電路114電耦合的多個 導線116。記憶體單元陣列112包括設置為沿方向X的行和沿方向Y的列的複數個第一類型記憶體單元。記憶體單元陣列112的第一類型記憶體單元的每一列具有沿方向Y延伸並電耦合至該列的複數個導線116的至少一個導線以及對應的寫入輔助電路114中的寫入輔助電路。
在一些實施例中，複數個導線116是記憶體裝置110的位線(bit lines)，並且複數個寫入輔助電路114的每一寫入輔助電路被配置將記憶體裝置110的相應位線的電壓位準設置為小於接地參考位準。在一些實施例中，複數個導線116是記憶體裝置110的位線，並且複數個寫入輔助電路114的每一寫入輔助電路為記憶體裝置110的電源電壓線，並且複數個寫入輔助電路114的每一寫入輔助電路被配置為將記憶體裝置110的相應電源電壓線的電壓位準設置為小於電源電壓位準。
記憶體裝置140包括記憶體單元陣列142。記憶體單元陣列142包括設置為沿方向X的行和沿方向Y的列的複數個第二類型記憶體單元。記憶體裝置140中沒有相應於記憶體裝置110的寫入輔助電路114的電路。
在一些實施例中，用於實施記憶體裝置110的第一類型記憶體單元比用於實施記憶體裝置140的第二類型記憶體單元佔用更少的區域。在一些實施例中，用於實施記憶體裝置140的第二類型記憶體單元的通閘(pass gate)器件具有比用於實施記憶體裝置110的第一類型記憶體單元的通閘器件具有更大的驅動能力。在一些單晶片的實施例中，第一類型記憶體單元被稱為更小的記憶體單元，而第二類型記憶體單元被稱為更快的記憶體單元。
結合圖2、圖3、圖5和圖7描述有關第一類型記憶體單元的更多細節。結合圖2、圖4和圖6描述有關第二類型記憶體單元的更多細節。
圖2是根據一些實施例的記憶體單元200的電路示意圖。在一些 實施例中，記憶體單元200對應於圖1中的第一類型記憶體單元或第二類型記憶體單元。
記憶體單元200包括具有節點ND和NDB的存儲電路210、兩個通閘器件PG1和PG2、電源電壓節點NVDD、參考電壓節點NVSS、第一位線BL、第二位線BLB和字線WL。存儲電路210電耦合在電源電壓節點NVDD和參考電壓節點NVSS之間。通閘器件PG1電耦合至數據節點ND、位線BL和字線WL。通閘器件PG2電耦合至數據節點NDB、位線BLB和字線WL。
存儲電路210包括兩個P型金屬氧化物半導體(PMOS)電晶體P1和P2以及兩個N型金屬氧化物半導體(NMOS)電晶體N1和N2。電晶體P1、P2、N1和N2形成了具有兩個交叉耦合反相器的交叉鎖存器。電晶體P1和N1形成第一反相器而電晶體P2和N2形成第二反相器。電晶體P1和N1的汲極耦合在一起形成數據節點ND。電晶體P2和N2的汲極耦合在一起形成數據節點NDB。電晶體P1和N1的閘極耦合在一起並耦合至電晶體P2和N2的汲極。電晶體P2和N2的閘極耦合在一起並耦合至電晶體P1和N1的汲極。電晶體P1和P2的源極耦合至電源電壓節點。在一些實施例中，電源電壓節點NVDD被配置為接收電源電壓VDD。電晶體N1和N2的源極耦合至參考電壓節點。在一些實施例中，參考電壓節點NVSS被配置用於接收接地參考電壓VSS。
通閘器件PG1和PG2是N型電晶體。通閘器件PG1的汲極在節點NBL處電耦合至位線BL。通閘器件PG1的源極電耦合至數據節點ND。通閘器件PG2在節點NBLB處電耦合至位線BLB。通閘器件PG2的源極電耦合至數據節點NDB。通閘器件PG1的閘極以及通閘器件PG2的閘極電耦合至字線WL。通閘器件PG1和PG2的閘極是其控制端，用於接收打開或關閉通閘器件PG1和PG2的控制信號。
在一些實施例中，在記憶體陣列中，例如，記憶體單元陣列112 或記憶體單元陣列142具有複數個記憶體單元，每一個具有與記憶體單元200相同的電路示意圖，位線BL和BLB耦合至記憶體陣列一列中的記憶體單元的通閘器件PG1和PG2的每一汲極，而字線WL耦合至記憶體陣列一行中的記憶體單元的通閘器件PG1和PG2的每一閘極。
如示例所示，記憶體單元200是單埠SRAM單元。在一些實施例中，本申請適用於具有一個或複數個寫入埠和/或一個或複數個讀取埠的多埠SRAM單元。
圖3是根據一些實施例的第一類記憶體單元300的俯視圖，省略了所有關於晶片的第一金屬層處以及第一金屬層上元件的描述。而且，省略了有關連接圖3描述的各種元件的通路插塞(via plug)以及第一金屬層的描述。將結合圖8對晶片的第一金屬層進行進一步描述。在一些實施例中，第一類型記憶體單元300是具有圖2描述的記憶體單元200的電路示意圖的圖1的第一類型記憶體單元的實現。為了清楚的展現圖3，第一類型記憶體單元300一些組件沒有顯示在圖3中。
記憶體單元300包括具有P阱區302和304以及N阱區306的基板(沒有標出)。記憶體單元300包括沿方向Y延伸的複數個有源(active)結構312、314、316和318；沿方向X延伸的複數個閘極結構322、324、326和328；複數個有源接點結構332、334、336、338、342、344、346和348；以及複數個閘極接點結構352、354、356和358。
有源結構312和314在P阱區302和304中用於形成NMOS電晶體。有源結構316和318在N阱區306中用於形成PMOS電晶體。有源結構312、314、316和318是在基板上形成的半導體鰭狀結構(fin)。圖3描述的每一電晶體鰭狀結構的數目作為一個示例。在一些實施例中，任意數目的鰭狀結構在各種實施例的範圍內。在一些實施例中，有源結構312、314、316和318與基板形成一個整體。
閘極結構326覆蓋有源結構316並作為電晶體P1的閘極。有源接 點結構346和342覆蓋有源結構316並對應於電晶體P1的源極和汲極。閘極結構328覆蓋有源結構318並作為電晶體P2的閘極。有源接點結構348和344覆蓋有源結構316並對應於電晶體P2的源極和汲極。閘極接點結構356連接閘極結構328和有源接點結構342。閘極接點結構358連接閘極結構326和有源接點結構344。閘極結構326也覆蓋有源結構312並作為電晶體N1的閘極。有源接點結構334和342覆蓋有源結構312並對應於電晶體N1的源極和汲極。閘極結構328覆蓋有源結構314並作為電晶體N2的閘極。有源接點結構338和336覆蓋有源結構314並對應於電晶體N2的源極和汲極。
因此，有源接點結構346和348對應於節點NVDD，而有源接點結構334和338對應於節點NVSS。
閘極結構322覆蓋有源結構312並作為通閘器件PG1的閘極。有源接點結構332和342覆蓋有源結構312並對應於通閘器件PG1的源極和汲極。閘極接點結構352接點閘極結構322並作為閘極結構322的接墊。閘極結構324覆蓋有源結構314並作為通閘器件PG2的閘極。有源接點結構336和344覆蓋有源結構314並對應於通閘器件PG2的源極和汲極。閘極接點結構354接點閘極結構324並作為閘極結構324的接墊。
因此，有源接點結構332對應於節點NBL；有源接點結構336對應於節點NBLB。
記憶體單元300具有沿方向X測量的單元寬度X1以及沿方向Y測量的單元高度Y1。在一些應用中，記憶體巨集是通過重複並毗鄰具有與記憶體單元300配置相同或鏡像相同的記憶體單元而形成的，於是單元寬度X1也被稱為沿方向X的單元間距，而單元高度Y1也被稱為沿方向Y的單元間距。在一些實施例中，單元寬度X1與單元高度Y1的比例大於一。
圖4是根據一些實施例的第二類記憶體單元400的俯視圖，省略了所有關於晶片的第一金屬層處以及第一金屬層上元件的描述。而且，省略了有關連接圖4描述的各種元件的通路插塞以及第一金屬層的描述。在一些實施例中，第二類型記憶體單元400是具有圖2描述的記憶體單元200的電路示意圖的圖1的第二類型記憶體單元的實現。為了清楚的展現圖4，第二類型記憶體單元400一些組件沒有顯示在圖4中。
記憶體單元400包括具有P阱區402和404以及N阱區406的基板(沒有標出)。記憶體單元400包括沿方向Y延伸的複數個有源結構412a、412b、414a、414b、416和418；沿方向X延伸的複數個閘極結構422、424、426和428；複數個有源接點結構432、434、436、438、442、444、446和448；以及複數個閘極接點結構452、454、456和458。除了有源結構412a、412b、414a和414b，圖4中描述的每一組件與圖3中最後兩位數字參考號相同的相應元件彼此對應，因此省略了它們的詳細描述。
相較於第一類型記憶體單元300，第二類型記憶體單元400用有源結構412a和412b代替有源結構312，並用有源結構414a和414b代替有源結構314。
閘極結構422覆蓋有源結構412a和412b並作為通閘器件PG1的閘極。有源接點結構432和442覆蓋有源結構412a和412b並對應於通閘器件PG1的源極和汲極。閘極結構422、有源結構412a和412b以及有源接點結構432和442被配置為並聯的兩個電晶體。在一些實施例中，第二類型記憶體單元400的通閘器件PG1被配置為比第一類型記憶體單元300的通閘器件PG1具有更大的驅動能力。在一些實施例中，第二類型記憶體單元400的通閘器件PG1的驅動能力約為第一類型記憶體單元300的通閘器件PG1的驅動能力的兩倍。
閘極接點結構452接點閘極結構422並作為閘極結構422的接墊。閘極結構424覆蓋有源結構414a和414b並作為通閘器件PG2的閘極。有源接點結構436和444覆蓋有源結構414a和414b並對應於通閘器件PG2的源極和汲極。閘極接點結構454接點閘極結構424並作為閘極結構424的接墊。在一些實施例中，第二類型記憶體單元400的通閘器件PG2以類似於通閘器件PG1的方式被配置為比第一類型記憶體單元300的通閘器件PG2具有更大的驅動能力。在一些實施例中，第二類型記憶體單元400的通閘器件PG2的驅動能力約為第一類型記憶體單元300的通閘器件PG2的驅動能力的兩倍。
閘極結構426也覆蓋有源結構412a和412b並作為電晶體N1的閘極。有源接點結構434和442覆蓋有源結構412a和412b並對應於電晶體N1的源極和汲極。閘極結構428也覆蓋有源結構414a和414b並作為電晶體N2的閘極。有源接點結構438和436覆蓋有源結構414a和414b並對應於電晶體N2的源極和汲極。在一些實施例中，第二類型記憶體單元400的電晶體N1被配置為比第一類型記憶體單元300的電晶體N1具有更大的驅動能力。在一些實施例中，第二類型記憶體單元400的電晶體N2被配置為驅動能力大於第一類型記憶體單元300的電晶體N2的驅動能力。
記憶體單元400具有沿方向X測量的單元寬度X2以及沿方向Y測量的單元高度Y2。在一些應用中，記憶體宏是通過重複並毗鄰具有與記憶體單元400配置相同或鏡像相同的記憶體單元而形成的，於是單元寬度X2也被稱為沿方向X的單元間距，而單元高度Y2也被稱為沿方向Y的單元間距。在一些實施例中，單元寬度X2與單元高度Y2的比例大於一。
在一些實施例中，單元高度Y1等於單元高度Y2。在一些實施例中，單元寬度X2與單元寬度X1之比例大於1.15。在一些實施例中， 單元寬度X2與單元寬度X1之比例的範圍為1.23至1.25。在一些實施例中，在給定製造程序中，單元寬度X2與單元寬度X1之比例是用於形成額外有源結構的額外寬度而決定，例如，在電晶體N1和通閘器件PG1中的有源結構412a/412b對比有源結構312，或者在電晶體N2和通閘器件PG2中的有源結構414a/414b對比有源結構314。
圖5是根據一些實施例的圖3中第一美型記憶體單元300的俯視圖，著重強調晶片的第一金屬層和第二金屬層處的元件。與圖3相同或類似的圖5中的元件給予相同的參考號，於是省略了其細節描述。為了清楚的展現圖5，記憶體單元300的一些元件沒有描述在圖5中，或以虛線表示，或沒有標示。
記憶體單元300包括複數個導電線段502、504、506、512、514、516、518、522、524和526。導電線段502、504和506在第一類型記憶體單元300和第二類型記憶體單元400形成的晶片的第一金屬層中沿方向Y延伸。導電線段512、514、516和518作為接墊也在第一金屬層中。導電線段512、514、516和518在本揭露中也被稱為接墊。導電線段522、524和526在晶片的第二金屬層中沿方向X延伸。第二金屬層在第一金屬層之上。在一些實施例中，導電線段522、524和526的每一段是沿方向X延伸的相應參考線或字線的一部分並電耦合至同一行的所有記憶體單元。記憶體單元300包括複數個通路插塞V0，其將第一金屬層的導電線段與相應有源接點結構332、334、336和338以及閘極接點結構352和354連接。記憶體單元300還包括複數個通路插塞V1，其將第一金屬層的各種接墊512、514、516和518與第二金屬層各種導電線段522、524和526連接。
針對晶片的第二金屬層、通路插塞V0和通路插塞V1，將結合圖8進行進一步的描述。
導電線段502沿方向Y延伸並通過相應的通路插塞V0電耦合至有 源接點結構332。導電線段502於是電耦合至第一類型記憶體單元300的節點NBL。在一些實施例中，導電線段502是構成第一類型記憶體單元300所設置第一類型記憶體單元的列的位線BL的部分位線段。導電線段504沿方向Y延伸並通過相應的通路插塞V0電耦合至有源接點結構336。導電線段504於是電耦合至第一類型記憶體單元300的節點NBLB。在一些實施例中，導電線段504是構成第一類型記憶體單元300所設置第一類型記憶體單元的列的位線BLB的部分位線段。
導電線段506沿方向Y延伸並通過相應的通路插塞V0電耦合至有源接點結構346和348。導電線段506於是電耦合至第一類型記憶體單元300的節點NVDD。在一些實施例中，導電線段506是構成第一類型記憶體單元300所設置第一類型記憶體單元的列的電源電壓線的部分電源電壓線。
接墊512和接墊514沿方向Y對準。接墊512通過相應的通路插塞V0電耦合至閘極接點結構352。接墊512於是電耦合至第一類型記憶體單元300的通閘器件PG1的閘極或控制端。在一些實施例中，接墊512也被稱為第一類型記憶體單元300的字線接墊。接墊514通過相應的通路插塞V0電耦合至閘極接點結構334。接墊514於是電耦合至第一類型記憶體單元300的節點NVSS。在一些實施例中，接墊514也被稱為第一類型記憶體單元300的參考線接墊。
接墊516和接墊518沿方向Y對準。接墊516通過相應的通路插塞V0電耦合至閘極接點結構354。接墊516於是電耦合至第一類型記憶體單元300的通閘器件PG2的閘極或控制端。在一些實施例中，接墊516也被稱為第一類型記憶體單元300的字線接墊。接墊518通過相應的通路插塞V0電耦合至閘極接點結構338。接墊518於是電耦合至第一類型記憶體單元300的節點NVSS。在一些實施例中，接墊518也被稱為第一類型記憶體單元300的另一參考線接墊。
導電線段522沿方向X延伸並通過相應的通路插塞V1電耦合至參考線接墊514。導電線段522於是電耦合至第一類型記憶體單元300的節點NVSS。在一些實施例中，導電線段522是構成第一類型記憶體單元300所設置第一類型記憶體單元的行的參考電壓線的部分參考線段。導電線段524沿方向X延伸並通過相應的通路插塞V1電耦合至參考線接墊518。導電線段524於是電耦合至第一類型記憶體單元300的節點NVSS。在一些實施例中，導電線段524是構成第一類型記憶體單元300所設置第一類型記憶體單元的行的另一參考電壓線的部分另一參考線段。
導電線段526沿方向X延伸並通過相應的通路插塞V1電耦合至字線接墊512和516。導電線段526於是電耦合至第一類型記憶體單元300的通閘器件PG1和PG2的控制端。在一些實施例中，導電線段526是構成第一類型記憶體單元300所設置第一類型記憶體單元的行的字線的部分字線段。導電線段526具有沿方向Y測量的線寬W2。
圖6是根據一些實施例的圖4中第二類記憶體單元400的俯視圖，著重強調晶片的第一金屬層和第二金屬層處的元件。與圖4相同或類型的圖6中的元件給予相同的參考號，於是省略了其細節描述。為了清楚的展現圖6，記憶體單元400的一些元件沒有描述在圖6中，或以虛線表示，或沒有標示。
記憶體單元400包括複數個導電線段602、604、606、607、608、612、616、622和626。導電線段602、604、606、607和608在第一類型記憶體單元300和第二類型記憶體單元400形成的晶片的第一金屬層中沿方向Y延伸。導電線段612和616作為接墊也在第一金屬層中。導電線段612和616在本揭露中也被稱為接墊。導電線段622和626在晶片的第二金屬層中沿方向X延伸。在一些實施例中，導電線段622和626的每一段是沿方向X延伸的相應參考線或字線(word line)的 一部分並電耦合至同一行的所有記憶體單元。記憶體單元400包括複數個通路插塞V0，其將第一金屬層的導電線段與相應有源接點結構432、434、436和438以及閘極接點結構452和454連接。記憶體單元400還包括複數個通路插塞V1，其將第一金屬層的各種接墊612和616以及導線607和607與第二金屬層各種導電線段622和626連接。
導電線段602沿方向Y延伸並通過相應的通路插塞V0電耦合至有源接點結構432。導電線段602於是電耦合至第二類型記憶體單元400的節點NBL。在一些實施例中，導電線段602是構成第二類型記憶體單元400所設置第二類型記憶體單元的列的位線BL的部分位線段。導電線段604沿方向Y延伸並通過相應的通路插塞V0電耦合至有源接點結構436。導電線段604於是電耦合至第二類型記憶體單元400的節點NBLB。在一些實施例中，導電線段604是構成第二類型記憶體單元400所設置第二類型記憶體單元的列的位線BLB的部分位線段。
導電線段606沿方向Y延伸並通過相應的通路插塞V0電耦合至有源接點結構446和448。導電線段606於是電耦合至第二類型記憶體單元400的節點NVDD。在一些實施例中，導電線段606是構成第二類型記憶體單元400所設置第二類型記憶體單元的列的電源電壓線的部分電源電壓線。
導電線段607沿方向Y延伸並通過相應的通路插塞V0電耦合至有源接點結構434。導電線段607於是電耦合至第二類型記憶體單元400的節點NBL。在一些實施例中，導電線段607是構成第二類型記憶體單元400所設置第二類型記憶體單元的列的參考線的部分參考線段。導電線段608沿方向Y延伸並通過相應的通路插塞V0電耦合至有源接點結構438。導電線段608於是電耦合至第二類型記憶體單元400的節點NVSS。在一些實施例中，導電線段608是構成第二類型記憶體單元400所設置第二類型記憶體單元的列的另一參考線的部分另一參考線 段。
接墊612通過相應的通路插塞V0電耦合至閘極接點結構452。接墊612於是電耦合至第二類型記憶體單元400的通閘器件PG1的閘極或控制端。接墊616通過相應的通路插塞V0電耦合至閘極接點結構454。接墊616於是電耦合至第二類型記憶體單元400的通閘器件PG2的閘極或控制端。在一些實施例中，接墊612和接墊616也被稱為第二類型記憶體單元400的字線接墊。
相較於第二類型記憶體單元400的字線接墊512和參考線接墊514，字線接墊612和參考線段607沿方向X隔離開。並且，相較於第二類型記憶體單元400的字線接墊516和參考線接墊518，字線接墊616和參考線段608沿方向X隔離開。
導電線段622沿方向X延伸並通過相應的通路插塞V1電耦合至參考線段607和608。導電線段622於是電耦合至第二類型記憶體單元400的節點NBSS。在一些實施例中，導電線段622是構成第二類型記憶體單元400所設置第二類型記憶體單元的行的參考電壓線的部分參考線段。
導電線段626沿方向X延伸並通過相應的通路插塞V1電耦合至字線接墊612和616。導電線段626於是電耦合至第二類型記憶體單元400的通閘器件PG1和PG2的控制端。在一些實施例中，導電線段626是構成第二類型記憶體單元400所設置第二類型記憶體單元的行的字線的部分字線段。導電線段626具有沿方向Y測量的線寬W2。
在一些實施例中，第一類型記憶體單元300的單元高度Y1與第二類型記憶體單元400的單元高度Y2相同。在一些實施例中，對於相同的單元高度，第一類型記憶體單元300被配置為對應於兩個參考線段522和524和一個字線段526，而第二類型記憶體單元400被配置為對應於僅一個參考線段622和一個字線段626。這樣，在一些實施例中，第 二類型記憶體單元400的字線段626的線寬W2被設為大於第一類型記憶體單元300的字線段526的線寬W1。在一些實施例中，線寬W2與線寬W1的比例大於1.5。
而且，參考線段622具有沿方向Y測量的線寬W3。在一些實施例中，線寬W2被設為大於線寬W3。參考線段607具有沿方向X測量的線寬W4；而位線段602具有沿方向X測量的線寬W5。在一些實施例中，線寬W5被設為大於線寬W4。在一些實施例中，線寬W5與線寬W4的比例大於1.1。
圖7是根據一些實施例的圖3中第一類記憶體單元300的俯視圖，著重強調晶片的第三金屬層和第四金屬層處的元件。圖7中與圖5相同或類似的元件給予相同的參考號，於是省略了其細節描述。為了清楚的展現圖7，記憶體單元300的一些元件沒有描述在圖7中，或以虛線表示，或沒有標示。
記憶體單元300包括複數個導電線段712、716、722和726。導電線段712在第一類型記憶體單元300和第二類型記憶體單元400形成的晶片的第三金屬層中沿方向Y延伸。導電線段716作為接墊也在第三金屬層中。導電線段716在本揭露中也被稱為接墊。導電線段722和726在晶片的第四金屬層中沿方向X延伸。在一些實施例中，導電線段722和726的每一段是沿方向X延伸的相應參考線或字線的一部分並電耦合至同一行的所有記憶體單元。記憶體單元300包括複數個通路插塞V2，其將第二金屬層的導電線段與第三金屬層的相應導電線段連接。記憶體單元300還包括複數個通路插塞V3，其將第三金屬層的導電線段與第四金屬層的相應的導電線段連接。
針對晶片的第三金屬層、第四金屬層、通路插塞V2和通路插塞V3，將結合圖8進行進一步的描述。
導電線段712沿方向Y延伸並通過相應的通路插塞V2電耦合至導 電線522和524。導電線段712於是電耦合至第一類型記憶體單元300的節點NVSS。在一些實施例中，導電線段712是構成第一類型記憶體單元300所設置第一類型記憶體單元的列的參考線的部分參考線段。
接墊716通過相應的通路插塞V2電耦合至導電線段526。接墊716導於是電耦合至第一類型記憶體單元300的通閘器件PG1和PG2的閘極或控制端。在一些實施例中，接墊716也被稱為第一類型記憶體單元300的另一字線接墊。
導電線段722沿方向X延伸並通過相應的通路插塞V3電耦合至參考線接墊712。導電線段722於是電耦合至第一類型記憶體單元300的節點NVSS。在一些實施例中，導電線段722是構成第一類型記憶體單元300所設置第一類型記憶體單元的行的參考電壓線的部分參考線段。
導電線段726沿方向X延伸並通過相應的通路插塞V3電耦合至字線接墊716。導電線段726於是電耦合至第一類型記憶體單元300的通閘器件PG1和PG2的控制端。在一些實施例中，導電線段726是構成第一類型記憶體單元300所設置第一類型記憶體單元的行的字線的部分字線段。
參考線段726具有沿方向Y測量的線寬W6。導電線段722具有沿方向Y測量的線寬W7。在一些實施例中，線寬W6被設定為大於線寬W7。
結合圖3至圖7所示的第一記憶體單元300和第二記憶體單元400給出示例。在一些實施例中，省略了一些各種導線和/或接墊，只要最終的第一類型記憶體單元300和第二記憶體單元400與圖1描述的電路示意圖一致。
圖8是根據一些實施例的一部分晶片800的剖面圖，其中形成本申請所示的第一類型記憶體單元和第二類型記憶體單元。為了清楚地 展現圖8，沒有描述晶片800的一些組件。
晶片800包括基板802、埋藏在基板802中的各種隔離特徵804、在基板802上形成的複數個閘極結構812、基板802上的複數個有源接點結構814，以及各種閘極結構812上的複數個閘極接點結構816。晶片800還包括複數個導電層(其在本揭露中也被稱為金屬層)和基板802上的複數個通路層。
晶片的導電層包括具有導電特徵M1的第一金屬層、具有導電特徵M2的第二金屬層、具有導電特徵M3的第三金屬層以及具有導電特徵M4的第四金屬層。晶片800的通路層包括具有通路插塞V0的基通路層、具有通路插塞V1的第一通路層、具有通路插塞V2的第二通路層，以及具有通路插塞V3的第三通路層。通路插塞V0被設置將有源導電結構814和/或閘極導電結構816的至少一些與相應的第一金屬層導電特徵M1連接。通路插塞V1被設置將至少一些第一金屬層導電特徵M1與相應的第二金屬層導電特徵M2連接。通路插塞V2被設置將至少一些第二金屬層導電特徵M2與相應的第三金屬層導電特徵M3連接。通路插塞V3被設置將第三金屬層導電特徵M3與相應的第四金屬層導電特徵M4連接。
圖8用於表明各種金屬層和通路層之間的空間關係。在一些實施例中，各種層處的導電特徵的數目並不限於圖8描述的示例。在一些實施例中，第四金屬層導電結構M4上存在一個或複數個金屬層和一個或複數個通路層。
圖9是根據一些實施例的一部分第一記憶體裝置900的俯視圖，著重強調晶片的第一金屬層處的元件。在一些實施例中，第一記憶體裝置900對應於圖1描述的第一記憶體裝置110。
記憶體裝置900包括記憶體單元910a、910b、910c和910d。記憶體裝置900還包括複數個接墊922a、922b、922c、922d、924a、 924b、924c、924d、926ab、926cd和928；複數個線段932a、932b、932c、932d、934a、934b、934c、934d、936a、936b、936c和936d。
而且，記憶體裝置900包括位線942、944、952和954以及電源電壓線946和956。位線942至少由導電線段932a和932c形成；位線944至少由導電線段934a和934c形成；位線952至少由導電線段932b和932d形成；位線954至少由導電線段934b和934d形成。電源電壓線946至少由導電線段936a和936c形成，而電源電壓線956至少由導電線段936b和936d形成。
記憶體單元910a、910b、910c和910d的每一記憶體單元是第一類型記憶體單元並與結合圖3、5和7所示的第一類型記憶體單元300具有相似的配置。對於記憶體單元910a，接墊922a、924a、926ab和928對應於圖5中的接墊512、514、516和518；導電線段932a、934a和936a對應於圖5中的導電線段502、504和506。對於記憶體單元910b，接墊922b、924b、926ab和928對應於圖5中的接墊512、514、516和518；導電線段932b、934b和936b對應於圖5中的導電線段502、504和506。對於記憶體單元910c，接墊922c、924c、926cd和928對應於圖5中的接墊512、514、516和518；導電線段932c、934c和936c對應於圖5中的導電線段502、504和506。對於記憶體單元910d，接墊922d、924d、926cd和928對應於圖5中的接墊512、514、516和518；導電線段932d、934d和936d對應於圖5中的導電線段502、504和506。
因此，圖9所示的各種接墊和導電線段的細節描述就省略了。
圖10是根據一些實施例的用於形成圖9中第一金屬層的導電特徵的一部分佈局設計1000的設置圖。
佈局設計1000包括第一組導電佈局圖案1012、1014、1016和1018；第二組導電佈局圖案1022、1024、1032、1034和1036；第一組切割佈局圖案1042a-1042h；以及第二組切割佈局圖案1044a-1044f。 導電佈局圖案1012、1014、1016和1018沿方向Y延伸並用於形成圖9中的導線942、944、954和952。導電佈局圖案1022、1024、1032、1034和1036沿方向Y延伸並用於形成圖9中的導線946和956以及接墊942a-928基於的導線。第一組導電佈局圖案1012、1014、1016和1018和第二組導電佈局圖案1022、1024、1032、1034和1036用在兩種不同的圖案化程序。第一組切割佈局圖案1042a-1042h和第二組切割佈局圖案1044a-1044f的每一者沿方向X延伸並以交替的方式沿方向Y設置。經由根據導電佈局圖案1032、1034和1036以修整所產生的導線或根據導電佈局圖案1032、1034和1036以形成阻擋結構以插入形成的導線之間，第一組切割佈局圖案1042a-1042h和第二組切割佈局圖案結合導電佈局圖案1032、1034和1036以形成各種接墊。
圖11A至圖11E是根據一些實施例的根據第一製造程序形成晶片的第一金屬層的各個階段處圖9中一部分第一記憶體裝置900的俯視圖。基於導電佈局圖案1034和切割佈局圖案1042d、1042e、1044c和1044d而形成接墊926ab、926cd和928的過程，會結合圖11A至圖11E作為示例描述。
在圖11A中，根據導電佈局圖案1034在基板上形成導線1102。在圖11B，執行第一光刻程序以基於切割佈局圖案1044c和1044d在光阻層1104形成一組開口。光阻層1104中的開口被轉移至掩膜層(mask layer)1112(圖11D)以在掩膜層1112中形成第一組蝕刻窗口。在圖11C中，執行第二光刻程序以基於切割佈局圖案1042d和1042e在光阻層1106形成一組開口。光阻層1106中的開口被轉移至掩膜層1112以在掩膜層1112中形成第二組蝕刻視窗。在圖11D中，所產生的掩膜層1112現在包括基於切割佈局圖案1042d、1042e、1044c和1044d定義的四個蝕刻窗口。
在圖11E中，將被掩膜層1112中的一組蝕刻窗口暴露的導線1102 的一些部分移除以將導線1102修整為接墊1112a、1112b、1112c、1112d和1112e。在該實施例中，接墊1112a、1112b、1112c和1112d對應於圖9中的接墊926cd、928和926ab。
圖12A至圖12E是根據一些實施例的根據第二製造程序形成晶片的第一金屬層的各個階段處圖9中一部分第一記憶體裝置900的俯視圖。基於導電佈局圖案1034和切割佈局圖案1042d、1042e、1044c和1044d而形成接墊926ab、926cd和928，會結合圖12A至圖12E作為示例描述。
在圖12A中，執行第一光刻程序以基於第一組切割佈局圖案1044c和1044d在介電層1202上的第一組阻擋結構1212。在圖12B中，執行第二光刻程序以基於第二組切割佈局圖案1042d和1042e在介電層1202上的第二組阻擋結構1214。在圖12C中，在阻擋結構1212和1214上形成掩膜層1222。掩膜層1222中具有開口1224，而開口1224是基於導線佈局圖案1034形成的。
在圖12D中，在通過掩膜層1222的開口1224暴露的且未被阻擋結構1212和1214覆蓋的介電層1202部分中形成凹槽1232a-1232e。在圖12E中，凹槽中填充導電材料以形成接墊1234a、1234b、1234c、1234d和1234e。在一些實施例中，導電材料包括Cu、Ni、TaN、W或它們的組合。在該實施例中，接墊11234b、1234c和234d對應於圖9的接墊926cd、928和926ab。
圖13是根據一些實施例的一部分第二記憶體裝置1300的俯視圖，著重強調晶片的第一金屬層處的元件。在一些實施例中，第二記憶體裝置1300對應於圖1描述的第二記憶體裝置140。
記憶體裝置1300包括記憶體單元1310a、1310b、1310c和1310d。記憶體裝置1300還包括複數個接墊1322a、1322b、1322c、1322d、1324ab和1324cd；複數個線段1332a-1332d、1334a-1334d、1336a- 1336d、1342a-1342d和1344a-1344d。
而且，記憶體裝置1300包括位線1352、1354、1362和1364；電源電壓線1356和1366；以及參考線1357、1358、1367和1368。位線1352至少由導電線段1342a和1342c形成；位線1354至少由導電線段1344a和1344c形成；位線1362至少由導電線段1342b和1342d形成；而位線1364至少由導電線段1344b和1344d形成。電源電壓線1356至少由導電線段1336a和1336c形成；而電源電壓線1366至少由導電線段1336b和1336d形成。參考線1357至少由導電線段1332a和1332c形成；參考線1358至少由導電線段1334a和1334c形成；參考線1367至少由導電線段1332b和1332d形成；而參考線1368至少由導電線段1334b和1334d形成。
記憶體單元1310a、1310b、1310c和1310d的每一個記憶體單元是第二類型記憶體單元並與結合圖4和圖6所示的第二類型記憶體單元400具有相似配置。對於記憶體單元1310a，接墊1322a和1324ab對應於圖6的接墊612和616；導電線段1342a、1344a和1336a對應於圖6的導電線段602、604和606；而導電線段1332a和1334a對應於圖6的導電線段607和608。對於記憶體單元1310b，接墊1322b和1324ab對應於圖6的接墊612和616；導電線段1342b、1344b和1336b對應於圖6的導電線段602、604和606；而導電線段1332b和1334b對應於圖6的導電線段607和608。對於記憶體單元1310c，接墊1322c和1324cd對應於圖6的接墊612和616；導電線段1342c、1344c和1336c對應於圖6的導電線段602、604和606；而導電線段1332c和1334c對應於圖6的導電線段607和608。對於記憶體單元1310d，接墊1322d和1324cd對應於圖6的接墊612和616；導電線段1342d、1344d和1336d對應於圖6的導電線段602、604和606；而導電線段1332d和1334d對應於圖6的導電線段607和608。因此，省略了圖13所示的各種接墊和導電線段的詳細描述。
圖14是根據一些實施例的用於形成圖13的第一金屬層的導電特徵的一部分佈局設計1400的設置圖。
佈局設計1400包括第一組導電佈局圖案1412、1414、1416和1418、1422、1424和1426；第二組導電佈局圖案1432、1434、1436、1422、1444和1446；以及一組切割佈局圖案1452a-1452g。第一組導電佈局圖案1412、1414、1416和1418、1422、1424和1426沿方向Y延伸並用於形成圖13的導線1352、1354、1362和1364以及接墊1322a-1324cd所基於的導線。第二組導電佈局圖案1432、1434、1436、1422、1444和1446沿方向Y延伸並用於形成圖13的導線1357、1358、1356、1367、1368和1366。第一組導電佈局圖案1412、1414、1416和1418、1422、1424和1426和第二組導電佈局圖案1432、1434、1436、1442、1444和1446用於兩種不同的圖案化程序。切割佈局圖案1452a-1452g沿方向X延伸並結合導電佈局圖案1422、1424和1426使用以基於導電佈局圖案1422、1424和1426修整所產生的導線形成各種接墊，或者形成阻擋結構以干預基於導電佈局圖案1422、1424和1426的導線的形成而形成各種接墊。在一些實施例中，以與圖11A至圖11E或圖12A至圖12所示的方式相似的方式形成各種導線和接墊。
圖15是根據一些實施例的根據圖11A至圖11E的第一製造程序形成IC晶片的方法1500的流程圖。需要理解的是，可以在圖15所描述的方法1500之前、之中或之後執行額外的步驟，且一些其他過程僅簡略地在本文中描述。
方法1500以步驟1510開始，其中形成記憶體裝置110和120的各種電晶體(圖1)。步驟1510包括形成第一記憶體裝置110的第一類型記憶體單元的通閘器件PG1/PG2(步驟1512)並形成第一記憶體裝置120的第二類型記憶體單元的通閘器件PG1/PG2(步驟1514)。在一些實施例中，第一類型記憶體單元的通閘器件的每一通閘器件具有第一 驅動能力；第二類型記憶體單元的通閘器件的每一通閘器件具有第二驅動能力。在一些實施例中，第二驅動能力大於第一驅動能力。
方法1500進行到步驟1520，其中基於導線佈局圖案在晶片的第一金屬層上形成導線。例如，步驟1520包括步驟1522，其中基於導線佈局圖案1012-1036(圖10)形成用於第一記憶體裝置110的第一類型記憶體單元的導線。步驟1520包括步驟1524，其中基於導線佈局圖案1412-1446(圖14)形成用於第二記憶體裝置120的第二類型記憶體單元的導線。圖11A示出的所產生的導線1102作為一個示例。
方法1500進行到步驟1530，其中執行第一光刻程序以基於第一組切割佈局圖案在掩膜層中形成第一組蝕刻窗口。例如，基於切割佈局圖案1044c和1044d(圖10)在掩膜層1112(圖11D)形成兩個蝕刻窗口。步驟1530包括形成用於步驟1532中第一記憶體裝置110的第一類型記憶體單元的掩膜層1112，並形成用於第二記憶體裝置120的第二類型記憶體單元的掩膜層1112。
方法1500進行到步驟1540，其中執行第二光刻程序以基於第二組切割佈局圖案在掩膜層中形成第二組蝕刻窗口。例如，基於切割佈局圖案1042d和1042e(圖10)在掩膜層1112(圖11D)形成兩個蝕刻窗口。步驟1540包括形成用於步驟1542中第一記憶體裝置110的第一類型記憶體單元的掩膜層1112。在一些實施例中，步驟1534作為步驟1540的一部分而不是步驟1530的一部分而執行。
方法1500進行到步驟1550，其中將被掩膜層1112的蝕刻窗口暴露的導線部分移除。基於步驟1530-1550修整導線而形成複數個接墊。例如，圖11E是所產生的複數個接墊1112a-1112e的圖。
圖16是根據一些實施例的根據圖12A至圖12E的第二製造程序形成IC晶片的方法的流程圖。需要理解的是，可以在圖16所描述的方法1600之前、之中或之後執行額外的步驟，而且一些其他過程僅簡略地 在本文中描述。
方法1600以步驟1610開始，其中形成記憶體裝置110和120的各種電晶體(圖1)。步驟1610包括形成第一記憶體裝置110的第一類型記憶體單元的通閘器件PG1/PG2(步驟1612)並形成第一記憶體裝置120的第二類型記憶體單元的通閘器件PG1/PG2(步驟1614)。在一些實施例中，第一類型記憶體單元的通閘器件的每一通閘器件具有第一驅動能力；第二類型記憶體單元的通閘器件的每一通閘器件具有第二驅動能力。在一些實施例中，第二驅動能力大於第一驅動能力。
方法1600進行到步驟1620，執行第一光刻程序以在介電層上形成第一組阻擋結構，例如，基於第一組切割佈局圖案(例如，切割佈局圖案1044c和1044d)在圖12的介電層1202上形成阻擋結構1212。步驟1620包括步驟1622中的形成用於第一記憶體裝置110的第一類型記憶體單元的阻擋結構，並包括步驟1624中的形成第二記憶體裝置120的第二記憶體單元的阻擋結構。在一些實施例中，基於圖10的切割佈局圖案1044a-1044f執行步驟1622。在一些實施例中，基於圖14的切割佈局圖案1452a-1452g執行步驟1624。
方法1600進行到步驟1630，執行第二光刻程序以在介電層上形成第二組阻擋結構，例如，基於第二組切割佈局圖案(例如，切割佈局圖案1042d和1042e)在圖12的介電層1202上形成阻擋結構1214。步驟1630包括步驟1632中的形成用於第一記憶體裝置110的第一類型記憶體單元的阻擋結構。在一些實施例中，基於圖10的切割佈局圖案1042a-1042h執行步驟1632。在一些實施例中，步驟1624作為步驟1630的一部分而不是步驟1620的一部分而執行。
方法1600進行到步驟1640，其中在阻擋結構上形成掩膜層。例如，如圖12C所示的，在阻擋結構1212和1214上形成掩膜層1222。掩膜層1222中具有開口1224，開口1224是基於導線佈局圖案而形成的。 例如，步驟1640包括基於圖10的導線佈局圖案1032、1034和1036為第一存儲裝置110的第一類型記憶體單元形成開口(步驟1642)。並且，步驟1640包括基於圖14的導線佈局圖案1422、1424和1426為第二存儲裝置120的第二類型記憶體單元形成開口(步驟1644)。
方法1600進行到步驟1650，其中在被掩膜層的開口暴露且未被阻擋結構覆蓋的介電層部分中形成凹槽。例如，如圖12D所描述的，在介電層1202部分中形成凹槽1232a-1232e。
方法1600進行到步驟1660，其中凹槽中填充導電材料以形成接墊。例如，如圖12E所示，通過填充凹槽1232a-1232e形成接墊1234a、1234b、1234c、1234d和1234e。在一些實施例中，導電材料包括Cu、Ni、TaN、W或它們的組合。
以上描述的配置和步驟作為個別的示例。在一些實施例中，通過採用以上示出的一個或複數個個別示例的特徵實施記憶體單元或記憶體裝置。
本揭露所討論的電晶體的各種類型作為示例。在一些實施例中，使用不同於本揭露所示的電晶體的其他類型電晶體的實現方式亦在本申請的範圍內。
前面所述概括了幾個實施例的特徵，使得本領域技術人員可更好地理解本揭露的各個方面。本領域技術人員應該明白他們可以將本揭露當作基礎，用來設計或修改用於執行相同目的和/或獲得在此介紹的實施例的相同好處的其他過程和結構。本領域技術人員也可意識到這樣等同的構造並不脫離本揭露的精神和保護範圍，並且在不脫離本揭露的精神和保護範圍的情況下，他們可以在此做各種改變、替換和修改。
100‧‧‧晶片
110‧‧‧記憶體裝置
112‧‧‧記憶體單元陣列
114‧‧‧寫入輔助電路
116‧‧‧導線
140‧‧‧記憶體裝置
142‧‧‧記憶體單元陣列

Claims (10)

  1. 一種積體電路晶片，其包括：第一類型記憶體單元，其包括：存儲電路，其具有第一數據節點、第二數據節點、電源電壓節點以及參考電壓節點；第一通閘器件，其具有第一端、第二端以及控制端，該第一類型記憶體單元的該第一通閘器件的該第一端電耦合至該第一類型記憶體單元的該第一數據節點；第一參考線接墊，其電耦合至該第一類型記憶體單元的該參考電壓節點；以及第一字線接墊，其電耦合至該第一類型記憶體單元的該第一通閘器件的該控制端，該第一類型記憶體單元的該第一參考線接墊以及該第一類型記憶體單元的該字線接墊沿第一方向對準；以及第二類型記憶體單元，其包括：存儲電路，其具有第一數據節點、第二數據節點、電源電壓節點以及參考電壓節點；第一通閘器件，其具有第一端、第二端以及控制端，該第二類型記憶體單元的該第一通閘器件的該第一端電耦合至該第二類型記憶體單元的該第一數據節點；第一參考線段，其沿第一方向延伸並電耦合至該第二類型記憶體單元的該參考電壓節點；以及第一字線接墊，其耦合至該第二類型記憶體單元的該第一通閘器件的該控制端，該第二類型記憶體單元的該第一字線接墊以及該第二類型記憶體單元的該第一參考線段沿不同於該第一方 向的第二方向隔開。
  2. 如請求項1所述的積體電路晶片，其中，該第二類型記憶體單元的該第一通閘器件的驅動能力大於該第一類型記憶體單元的該第一通閘器件的驅動能力。
  3. 如請求項1所述的積體電路晶片，其中，該第一類型記憶體單元具有沿該第一方向測量的單元高度和沿該第二方向測量的單元寬度；該第二類型記憶體單元具有沿該第一方向測量的單元高度和沿該第二方向測量的單元寬度；以及該第二類型記憶體單元的該單元寬度大於該第一類型記憶體單元的單元寬度。
  4. 如請求項1所述的積體電路晶片，其中，該第一類型記憶體單元還包括：第二通閘器件，其具有第一端、第二端和控制端，該第一類型記憶體單元的該第二通閘器件的該第一端電耦合至該第一類型記憶體單元的該第二數據節點；第二參考線接墊，其電耦合至該第一類型記憶體單元的該參考電壓節點；以及第二字線接墊，其電耦合至該第一類型記憶體單元的該第二通閘器件的該控制端，該第一類型記憶體單元的該第二參考線接墊和第一類型記憶體單元的該第二字線接墊沿該第一方向對準；以及該第二類型記憶體單元還包括： 第二通閘器件，其具有第一端、第二端和控制端，該第二類型記憶體單元的該第二通閘器件的該第一端電耦合至該第二類型記憶體單元的該第二數據節點；第二參考線段，其沿該第一方向延伸並電耦合至該第二類型記憶體單元的該參考電壓節點；以及第二字線接墊，其電耦合至該第二類型記憶體單元的該第二通閘器件的該控制端，該第二字線接墊和該第二參考線段沿不同於該第一方向的第二方向隔開。
  5. 如請求項1所述的積體電路晶片，其中：該第二類型記憶體單元還包括第一位線段，其沿該第一防線延伸並電耦合至該第二類型記憶體單元的該第一通閘器件的該第二端，該第一位線段具有沿該第二方向測量的線寬；該第一參考線段具有沿該第二方向測量的線寬；以及該第二類型記憶體單元的該第一位線段的線寬大於該第二類型記憶體單元的該第一位線段的線寬。
  6. 如請求項1所述的積體電路晶片，其中該第一類型記憶體單元還包括：第一參考線段，其沿該第二方向延伸並電耦合至該第一類型記憶體單元的該第一參考線段；以及第一字線段，其沿該第二方向延伸並電耦合至該第一類型記憶體單元的該第一字線接墊以及該第一類型記憶體單元的該第二字線接墊；第二參考線段，其沿該第一方向延伸並電耦合至該第一類型記憶體單元的該第一參考線段，該第一類型記憶體單元的該第二 參考線段在該第一類型記憶體單元的該第一參考線段之上；以及第二字線段，其沿該第二方向延伸並電耦合至該第一類型記憶體單元的該第一字線段，該第一類型記憶體單元的該第二字線段在該第一類型記憶體單元的該第二參考線段以及該第一類型記憶體單元的該第一字線段之上。
  7. 一種積體電路晶片，其包括：第一記憶體裝置，其包括一行第一類型記憶體單元，該行第一類型記憶體單元的每一記憶體單元包括：第一參考線接墊；第二參考線接墊；第一字線接墊、該行第一類型記憶體單元的該記憶體單元的該第一參考線接墊和該行第一類型記憶體單元的該記憶體單元的該第一字線接墊沿第一方向對準；以及第二字線接墊、該行第一類型記憶體單元的該記憶體單元的該第二參考線接墊和該行第一類型記憶體單元的該記憶體單元的該第二字線接墊沿該第一方向對準；第一參考線，其沿不同於該第一方向的第二方向延伸並電耦合至該行第一類型記憶體單元的該記憶體單元的該第一參考線接墊；第二參考線，其沿該第二方向延伸並電耦合至該行第一類型記憶體單元的該記憶體單元的該第二參考線接墊；以及第一字線，其沿該第二方向延伸並電耦合至該行第一類型記憶體單元的該記憶體單元的該第一字線接墊以及該行第一類型記憶體單元的該記憶體單元的該第二字線接墊；以及 第二記憶體裝置，其包括一行第二類型記憶體單元，該行第二類型記憶體單元的每一記憶體單元包括：第一參考線段；第二參考線段；第一字線接墊，該行第二類型記憶體單元的該記憶體單元的該第一參考線段和該行第二類型記憶體單元的該記憶體單元的該第一字線接墊沿第二方向隔開；以及第二字線接墊，該行第二類型記憶體單元的該記憶體單元的該第二參考線段和該行第二類型記憶體單元的該記憶體單元的該第二字線接墊沿第二方向隔開；第一參考線，其沿該第二方向延伸並電耦合至該行第二類型記憶體單元的該記憶體單元的該第一參考線接墊以及該行第二類型記憶體單元的該記憶體單元的該第二參考線段；以及第一字線，其沿該第二方向延伸並電耦合至該行第二類型記憶體單元的該記憶體單元的該第一字線接墊以及該行第二類型記憶體單元的該記憶體單元的該第二字線接墊。
  8. 如請求項7所述的積體電路晶片，其中，該第一記憶體裝置還包括：第三參考線，其沿該第二方向延伸，位於該第一記憶體裝置的該第一參考線以及該第一記憶體裝置的該第二參考線之上，並電耦合至該第一記憶體裝置的該第一參考線和該第一記憶體裝置的該第二參考線；以及第二字線，其沿該第二方向延伸位於該第一記憶體裝置的該第一字線之上，並電耦合至該第一記憶體裝置的該第一字線。
  9. 如請求項7所述的積體電路晶片，其中，該第二記憶體裝置還包括：第二參考線，其沿該第一方向延伸，該第二參考線至少由該行第二類型記憶體單元的記憶體單元的該第一參考線段組成；第一位線，其沿該第一方向延伸並電耦合至該行第二類型記憶體單元的該記憶體單元；該第二記憶體裝置的該第二參考線具有沿該第二方向測量的線寬；該第二記憶體裝置的該第一位線具有沿該第二方向測量的線寬；以及該第二記憶體裝置的該第一位線的線寬大於該第二記憶體裝置的該第二參考線的線寬。
  10. 一種製造積體電路晶片的方法，其包括：形成具有複數個第一類型記憶體單元的第一記憶體裝置，包括：基於第一導線佈局圖案、第一組切割佈局圖案和第二組切割佈局圖案形成該複數個第一類型記憶體單元的複數個第一參考線接墊和複數個第一字線接墊，該第一導線佈局圖案沿第一方向延伸，該第一組切割佈局圖案的每一者以及該第二組切割佈局圖案的每一者沿不同於該第一方向的第二方向延伸，該第一組切割佈局圖案和該第二組切割佈局圖案以交替的方式沿該第一方向設置；以及形成具有複數個第二類型記憶體單元的第二記憶體裝置，包括： 基於第二導線佈局圖案和第三組切割佈局圖案形成該複數個第二類型記憶體單元的複數個第一字線接墊，該第二導線佈局圖案沿該第一方向延伸，並且該第三組切割佈局圖案的每一者沿該第二方向延伸。
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