TW201303874A - 記憶體控制方法、記憶體控制器與記憶體儲存裝置 - Google Patents

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Abstract

本發明提供一種記憶體控制方法、記憶體控制器與記憶體儲存裝置。本方法包括識別記憶體儲存裝置與主機系統之間的傳輸模式是屬於第一或第二傳輸模式，並且將記憶體儲存裝置的記憶體晶粒分組為多個記憶體晶粒組。本方法也包括，當傳輸模式是屬於第一傳輸模式時，使用第一抹除模式來抹除儲存於記憶體晶粒中的資料；以及當傳輸模式是屬於第二傳輸模式時，使用第二抹除模式來抹除儲存於此些記憶體晶粒中的資料，其中在第一抹除模式中至少部分記憶體晶粒組會同時被致能並且在第二抹除模式中任兩個記憶體晶粒組不會同時被致能。

Description

記憶體控制方法、記憶體控制器與記憶體儲存裝置
本發明是有關於一種用於可複寫式非揮發性記憶體模組的記憶體控制方法及實作此方法的記憶體控制器與記憶體儲存裝置。
數位相機、手機與MP3在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體(rewritable non-volatile memory)具有資料非揮發性、省電、體積小與無機械結構等的特性，適合可攜式應用，最適合使用於這類可攜式由電池供電的產品上。隨身碟就是一種以可複寫式非揮發性記憶體作為儲存媒體的儲存裝置。由於可複寫式非揮發性記憶體體積小容量大，所以已廣泛用於個人重要資料的儲存。因此，近年可複寫式非揮發性記憶體產業成為電子產業中相當熱門的一環。
記憶體儲存裝置中的記憶體晶粒具有多個實體區塊(physical block)，且每一實體區塊具有多個實體頁面(physical page)，其中在實體區塊中寫入資料時必須依據實體頁面的順序依序地寫入資料。一般來說，寫入資料至實體頁面的程序可區分為指令與資料傳輸(transfer)以及資料程式化(program)兩個部分。具體來說，當欲在記憶體晶粒的實體頁面中儲存資料時，記憶體儲存裝置的控制電路首先會將指令與資料傳輸至記憶體晶粒內的緩衝區中。之後，記憶體晶粒會將緩衝區內的資料程式化(即，寫入)至頁面中。在記憶體儲存裝置的控制電路傳輸資料至記憶體晶粒的期間，記憶體晶粒是處於一傳輸狀態。並且，當資料被程式化至實體頁面的期間，記憶體晶粒是處於一忙碌(busy)狀態。
為了提升記憶體儲存裝置的寫入速度，記憶體儲存裝置會配置多個記憶體晶粒並且以交錯方式或平行方式來寫入資料。例如，以配置有經由一條資料輸入輸出匯流排與控制電路耦接之第一與第二記憶體晶粒的記憶體儲存裝置為例，當主機系統欲在記憶體儲存裝置中儲存多筆頁資料(即，資料長度為大於1個頁面的資料)時，控制電路可將其中一個頁資料傳輸至第一記憶體晶粒。之後，在第一記憶體晶粒處於忙碌狀態期間，控制電路可將另一個頁資料傳輸至第二記憶體晶粒。接著，在第二記憶體晶粒處於忙碌狀態時，控制電路可將另一個頁資料傳輸至第一記憶體晶粒，由此交錯地將欲寫入的頁資料傳輸至第一記憶體晶粒與第二記憶體晶粒，以縮短寫入資料的時間。
特別是，當記憶體晶粒處於傳輸狀態或忙碌狀態時，記憶體晶粒會需要電源以執行傳輸或程式化。然而，對於使用資料傳輸介面所提供之電力作為主要電源的記憶卡或隨身碟來說，當多顆記憶體晶粒一起致能(即，處於忙碌狀態或傳輸狀態)時，資料傳輸介面所提供之電力可能會不足而造成寫入失敗。
類似地，抹除實體頁區塊內之資料的程序亦可區分為指令傳輸以及資料抹除兩個部分。然而，記憶體晶粒執行資料抹除所需的電力遠大於執行資料寫入所需的電力。因此，發展一種記憶體控制方法，以致於在使用交錯方式或平行方式來寫入資料下，能夠避免當執行抹除指令時因電力不足所造成的不穩定，是有其必要。
本發明提供一種記憶體控制方法、記憶體控制器與記憶體儲存裝置，其能夠在兼顧寫入效能下，避免執行抹除指令時因電力不足所造成的不穩定。
本發明範例實施例提出一種記憶體控制方法，用於記憶體儲存裝置，其中此記憶體儲存裝置具有可複寫式非揮發性記憶體模組並且此可複寫式非揮發性記憶體模組具有多個記憶體晶粒。本記憶體控制方法包括識別記憶體儲存裝置與主機系統之間的傳輸模式為屬於第一傳輸模式或第二傳輸模式，並且將記憶體晶粒分組為多個記憶體晶粒組。本記憶體控制方法也包括，當傳輸模式為屬於第一傳輸模式時，使用第一抹除模式來抹除儲存於此些記憶體晶粒中的多個資料，其中在第一抹除模式中此些記憶體晶粒組之中的至少部分記憶體晶粒組會同時被致能。本記憶體控制方法更包括，當傳輸模式為屬於第二傳輸模式時，使用第二抹除模式來抹除儲存於此些記憶體晶粒中的資料，其中在第二抹除模式中此些記憶體晶粒組之中的任兩個記憶體晶粒組不會同時被致能。
在本發明之一範例實施例中，上述之記憶體晶粒包括第零記憶體晶粒、第一記憶體晶粒、第二記憶體晶粒、第三記憶體晶粒、第四記體體晶粒、第五記憶體晶粒、第六記憶體晶粒與第七記憶體晶粒，其中第零記憶體晶粒與第一記憶體晶粒經由第零資料輸入輸出匯流排耦接至記憶體儲存裝置的記憶體控制器，第二記憶體晶粒與第三記憶體晶粒經由第一資料輸入輸出匯流排耦接至記憶體控制器，第四記憶體晶粒與第五記憶體晶粒經由第二資料輸入輸出匯流排耦接至記憶體控制器，第六記憶體晶粒與第七記憶體晶粒經由第三資料輸入輸出匯流排耦接至記憶體控制器。此外，上述之將記憶體晶粒分組為記憶體晶粒組的步驟包括：將第零記憶體晶粒、第二記憶體晶粒、第四記憶體晶粒與第六記憶體晶粒分組為第零記憶體晶粒組；以及將第一記憶體晶粒、第三記憶體晶粒、第五記憶體晶粒與第七記憶體晶粒分組為第一記憶體晶粒組。
在本發明之一範例實施例中，上述之使用第一抹除模式來抹除儲存於記憶體晶粒中的資料的步驟包括：對第零記憶體晶粒組的第零記憶體晶粒、第二記憶體晶粒、第四記憶體晶粒與第六記憶體晶粒同步下達一抹除指令；以及在第零記憶體晶粒、第二記憶體晶粒、第四記憶體晶粒與第六記憶體晶粒執行此抹除指令期間，對第一記憶體晶粒組的第四記憶體晶粒、第五記憶體晶粒、第六記憶體晶粒與第七記憶體晶粒同步下達抹除指令。
在本發明之一範例實施例中，上述之使用第二抹除模式來抹除儲存於記憶體晶粒中的資料的步驟包括：對第零記憶體晶粒組的第零記憶體晶粒、第二記憶體晶粒、第四記憶體晶粒與第六記憶體晶粒同步下達抹除指令；以及在第零記憶體晶粒、第二記憶體晶粒、第四記憶體晶粒與第六記憶體晶粒完成此抹除指令之後，對第一記憶體晶粒組的第四記憶體晶粒、第五記憶體晶粒、第六記憶體晶粒與第七記憶體晶粒同步下達抹除指令。
在本發明之一範例實施例中，上述之記憶體控制方法更包括：同時致能上述記憶體晶粒組之中的至少部分記憶體晶粒組來寫入來自於主機系統的寫入資料。
在本發明之一範例實施例中，上述之記憶體控制方法更包括，當記憶體儲存裝置與主機系統之間的傳輸模式為超直接記憶體存取(Ultra Direct Memory Access,UDMA)模式0、超直接記憶體存取模式1、超直接記憶體存取模式2、超直接記憶體存取模式3、超直接記憶體存取模式4或可程式輸入輸出(programmed input/output,PIO)模式時，識別記憶體儲存裝置與主機系統之間的傳輸模式為屬於第二傳輸模式。
在本發明之一範例實施例中，上述之記憶體控制方法更包括，當記憶體儲存裝置與主機系統之間的傳輸模式為超直接記憶體存取模式5或超直接記憶體存取模式6時，識別記憶體儲存裝置與主機系統該傳輸模式為屬於第一傳輸模式。
本發明範例實施例提出一種記憶體控制器，用於控制可複寫式非揮發性記憶體模組，其中此可複寫式非揮發性記憶體模組具有多個記憶體晶粒。本記憶體控制器包括主機介面、記憶體介面、控制器、記憶體管理單元、資料傳輸模式識別單元與記憶體抹除單元。主機介面用以耦接至主機系統。記憶體介面用以耦接至可複寫式非揮發性記憶體模組。微控制器耦接至主機介面與記憶體介面。記憶體管理單元耦接至微控制器，並且用以將此些記憶體晶粒分組為多個記憶體晶粒組。資料傳輸模式識別單元耦接至微控制器，並且用以識別主機介面與主機系統之間的傳輸模式為屬於第一傳輸模式或第二傳輸模式。記憶體抹除單元耦接至微控制器。在此，其中當傳輸模式為屬於第一傳輸模式時，記憶體抹除單元使用第一抹除模式來抹除儲存於此些記憶體晶粒中的多個資料，其中在第一抹除模式中此些記憶體晶粒組之中的至少部分記憶體晶粒組會同時被致能。此外，當傳輸模式為屬於第二傳輸模式時，記憶體抹除單元使用第二抹除模式來抹除儲存於些記憶體晶粒中的資料，其中在第二抹除模式中此些記憶體晶粒組之中的任兩個記憶體晶粒組不會同時被致能。
在本發明之一範例實施例中，上述之記憶體晶粒包括第零記憶體晶粒、第一記憶體晶粒、第二記憶體晶粒、第三記憶體晶粒、第四記體體晶粒、第五記憶體晶粒、第六記憶體晶粒與第七記憶體晶粒，其中第零記憶體晶粒與第一記憶體晶粒經由第零資料輸入輸出匯流排耦接至主機介面，第二記憶體晶粒與第三記憶體晶粒經由第一資料輸入輸出匯流排耦接至主機介面，第四記憶體晶粒與第五記憶體晶粒經由第二資料輸入輸出匯流排耦接至主機介面，第六記憶體晶粒與第七記憶體晶粒經由第三資料輸入輸出匯流排耦接至主機介面。在此，上述之記憶體管理單元將第零記憶體晶粒、第二記憶體晶粒、第四記憶體晶粒與第六記憶體晶粒分組為第零記憶體晶粒組並且將第一記憶體晶粒、第三記憶體晶粒、第五記憶體晶粒與第七記憶體晶粒分組為第一記憶體晶粒組。
在本發明之一範例實施例中，當傳輸模式為屬於第一傳輸模式時，上述之記憶體抹除單元對第零記憶體晶粒組的第零記憶體晶粒、第二記憶體晶粒、第四記憶體晶粒與第六記憶體晶粒同步下達抹除指令，並且在第零記憶體晶粒、第二記憶體晶粒、第四記憶體晶粒與第六記憶體晶粒執行抹除指令期間，記憶體抹除單元對第一記憶體晶粒組的第四記憶體晶粒、第五記憶體晶粒、第六記憶體晶粒與第七記憶體晶粒同步下達抹除指令。
在本發明之一範例實施例中，當傳輸模式為屬於第二傳輸模式時，上述之記憶體抹除單元對第零記憶體晶粒組的第零記憶體晶粒、第二記憶體晶粒、第四記憶體晶粒與第六記憶體晶粒同步下達一抹除指令，並且在第零記憶體晶粒、第二記憶體晶粒、第四記憶體晶粒與第六記憶體晶粒完成該抹除指令之後，記憶體抹除單元對第一記憶體晶粒組的該第四記憶體晶粒、第五記憶體晶粒、第六記憶體晶粒與該第七記憶體晶粒同步下達抹除指令。
在本發明之一範例實施例中，上述之記憶體控制器更包括一記憶體寫入單元，其中此記憶體寫入單元同時致能上述記憶體晶粒組之中的至少部分記憶體晶粒組來寫入來自於主機系統的多個寫入資料。
在本發明之一範例實施例中，當主機介面與主機系統之間的傳輸模式為超直接記憶體存取模式0、超直接記憶體存取模式1、超直接記憶體存取模式2、超直接記憶體存取模式3、超直接記憶體存取模式4或可程式輸入輸出模式時，資料傳輸模式識別單元識別主機介面與主機系統之間的傳輸模式為屬於第二傳輸模式。此外。當主機介面與主機系統之間的傳輸模式為超直接記憶體存取模式5或超直接記憶體存取模式6時，資料傳輸模式識別單元識別主機介面與主機系統該傳輸模式為屬於第一傳輸模式。
本發明範例實施例提出一種記憶體儲存裝置，其包括連接器、可複寫式非揮發性記憶體模組與記憶體控制器。連接器用以耦接至主機系統。可複寫式非揮發性記憶體模組具有多個記憶體晶粒。記憶體控制器耦接至可複寫式非揮發性記憶體模組。在此，記憶體控制器用以將此些記憶體晶粒分組為多個記憶體晶粒組並且識別連接器與主機系統之間的傳輸模式為屬於第一傳輸模式或第二傳輸模式。並且，當傳輸模式為屬於第一傳輸模式時，記憶體控制器使用第一抹除模式來抹除儲存於此些記憶體晶粒中的資料，其中在第一抹除模式中此些記憶體晶粒組之中的至少部分記憶體晶粒組會同時被致能。此外，當傳輸模式為屬於第二傳輸模式時，記憶體控制器使用第二抹除模式來抹除儲存於此些記憶體晶粒中的資料，其中在第二抹除模式中此些記憶體晶粒組之中的任兩個記憶體晶粒組不會同時被致能。
在本發明之一範例實施例中，上述之記憶體晶粒包括第零記憶體晶粒、第一記憶體晶粒、第二記憶體晶粒、第三記憶體晶粒、第四記體體晶粒、第五記憶體晶粒、第六記憶體晶粒與第七記憶體晶粒，其中第零記憶體晶粒與第一記憶體晶粒經由第零資料輸入輸出匯流排耦接至主機介面，第二記憶體晶粒與第三記憶體晶粒經由第一資料輸入輸出匯流排耦接至主機介面，第四記憶體晶粒與第五記憶體晶粒經由第二資料輸入輸出匯流排耦接至主機介面，第六記憶體晶粒與第七記憶體晶粒經由第三資料輸入輸出匯流排耦接至主機介面。在此，上述之記憶體控制器將第零記憶體晶粒、第二記憶體晶粒、第四記憶體晶粒與第六記憶體晶粒分組為第零記憶體晶粒組並且將第一記憶體晶粒、第三記憶體晶粒、第五記憶體晶粒與第七記憶體晶粒分組為第一記憶體晶粒組。
在本發明之一範例實施例中，當傳輸模式為屬於第一傳輸模式時，上述之記憶體控制器對第零記憶體晶粒組的第零記憶體晶粒、第二記憶體晶粒、第四記憶體晶粒與第六記憶體晶粒同步下達抹除指令，並且在第零記憶體晶粒、第二記憶體晶粒、第四記憶體晶粒與第六記憶體晶粒執行抹除指令期間，記憶體控制器對第一記憶體晶粒組的第四記憶體晶粒、第五記憶體晶粒、第六記憶體晶粒與第七記憶體晶粒同步下達抹除指令。
在本發明之一範例實施例中，當傳輸模式為屬於第二傳輸模式時，上述之記憶體控制器對第零記憶體晶粒組的第零記憶體晶粒、第二記憶體晶粒、第四記憶體晶粒與第六記憶體晶粒同步下達一抹除指令，並且在第零記憶體晶粒、第二記憶體晶粒、第四記憶體晶粒與第六記憶體晶粒完成該抹除指令之後，記憶體控制器對第一記憶體晶粒組的該第四記憶體晶粒、第五記憶體晶粒、第六記憶體晶粒與該第七記憶體晶粒同步下達抹除指令。
在本發明之一範例實施例中，上述之記憶體控制器同時致能上述記憶體晶粒組之中的至少部分記憶體晶粒組來寫入來自於主機系統的多個寫入資料。
在本發明之一範例實施例中，當連接器與主機系統之間的傳輸模式為超直接記憶體存取模式0、超直接記憶體存取模式1、超直接記憶體存取模式2、超直接記憶體存取模式3、超直接記憶體存取模式4或可程式輸入輸出模式時，記憶體控制器識別主機介面與主機系統之間的傳輸模式為屬於第二傳輸模式。此外。當連接器與主機系統之間的傳輸模式為超直接記憶體存取模式5或超直接記憶體存取模式6時，記憶體控制器識別主機介面與主機系統該傳輸模式為屬於第一傳輸模式。
本發明範例實施例提出一種記憶體控制方法，用於記憶體儲存裝置，其中記憶體儲存裝置具有可複寫式非揮發性記憶體模組並且可複寫式非揮發性記憶體模組具有多個記憶體晶粒與耦接至此些記憶體晶粒的多個資料輸入輸出匯流排。本記憶體控制方法包括識別記憶體儲存裝置與主機系統之間的傳輸模式為屬於第一傳輸模式或第二傳輸模式。本記憶體控制方法也包括，當傳輸模式為屬於第一傳輸模式時，使用第一抹除模式來抹除儲存於此些記憶體晶粒中的多個資料；以及當傳輸模式為屬於第二傳輸模式時，使用第二抹除模式來抹除儲存於此些記憶體晶粒中的資料，其中第一抹除模式運作時之操作電流大於第二抹除模式運作時之操作電流。
在本發明之一範例實施例中，在第一抹除模式運作時同時被動作的記憶體晶粒的數目大於在第二抹除模式運作時同時被動作的記憶體晶粒的數目。
在本發明之一範例實施例中，在第一抹除模式運作時同時被動作的資料輸入輸出匯流排的數目大於在第二抹除模式運作時同時被動作的資料輸入輸出匯流排的數目。
基於上述，本發明範例實施例的記憶體控制方法、記憶體控制器與記憶體儲存裝置能夠根據不同的傳輸模式使用不同的抹除模式來執行資料抹除運作，由此避免因電力供應不足所造成的不穩定。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
為了能夠避免上述因資料傳輸介面之供電不足而造成的系統的不穩定，本發明提出能夠根據不同的資料傳輸模式使用不同之資料抹除模式的記憶體控制方法。如圖1之範例實施例所示，在此記憶體控制方法中，會將記憶體儲存裝置的記憶體晶粒分組為多個記憶體晶粒組(S101)，並且識別記憶體儲存裝置與主機系統之間的傳輸模式為屬於第一傳輸模式或第二傳輸模式(S103)。當此傳輸模式為屬於第一傳輸模式時，使用第一抹除模式來抹除儲存於此些記憶體晶粒中的多個資料(S105)並且當傳輸模式為屬於第二傳輸模式時，使用第二抹除模式來抹除儲存於此些記憶體晶粒中的資料(S107)，其中，在第一抹除模式運作時之操作電流是大於第二抹除模式運作之操作電流。具體來說，例如，在第一抹除模式運作時同時被動作的記憶體晶粒的數目是大於第二抹除模式運作時在記憶體晶粒之中同時被動作的記憶體晶粒的數目，由此在第一抹除模式運作時之操作電流是大於第二抹除模式運作之操作電流。再例如，在第一抹除模式運作時同時被動作的資料輸入輸出匯流排的數目是大於在第二抹除模式運作時同時被動作的資料輸入輸出匯流排的數目，由此使得在第一抹除模式運作時之操作電流是大於第二抹除模式運作之操作電流。也就是說，在使用供電較不足的第二傳輸模式時，耗電較低的第二抹除模式會被使用，以避免系統的不穩定。為了能夠更清楚地瞭解本發明，以下以數個範例實施例來進行說明。
一般而言，記憶體儲存裝置(亦稱，可複寫式非揮發性記憶體儲存系統)包括記憶體模組與控制器(亦稱，控制電路)。通常記憶體儲存裝置會與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。另外，亦有記憶體儲存裝置是包括嵌入式可複寫式非揮發性記憶體與可執行於主機系統上以實質地作為此嵌入式可複寫式非揮發性記憶體之控制器的軟體。
圖2A是根據本發明第一範例實施例所繪示之主機系統與耦接至主機系統的記憶體儲存裝置的概要方塊圖。
請參照圖2A，主機系統1000一般包括電腦1100與輸入/輸出(input/output,I/O)裝置1106。電腦1100包括微處理器1102、隨機存取記憶體(random access memory,RAM)1104、系統匯流排1108以及資料傳輸介面1110。輸入/輸出裝置1106包括如圖2B的滑鼠1202、鍵盤1204、顯示器1206與印表機1208。必須瞭解的是，圖2B所示的裝置非限制輸入/輸出裝置1106，輸入/輸出裝置1106可更包括其他裝置。
在本發明實施例中，記憶體儲存裝置100是透過資料傳輸介面1110與主機系統1000的其他元件耦接。藉由微處理器1102、隨機存取記憶體1104與輸入/輸出裝置1106的處理可將資料寫入至記憶體儲存裝置100或從記憶體儲存裝置100中讀取資料。例如，記憶體儲存裝置100可以是如圖2B所示的隨身碟1212、記憶卡1214或固態硬碟(Solid State Drive,SSD)1216。
一般而言，主機系統1000可實質地為可儲存資料的任意系統。雖然在本範例實施例中，主機系統1000是以電腦系統來作說明，然而，在本發明另一範例實施例中主機系統1000可以是數位相機、攝影機、通信裝置、音訊播放器或視訊播放器等系統。例如，在主機系統為數位相機(攝影機)1310時，記憶體儲存裝置則為其所使用的SD卡1312、MMC卡1314、記憶棒(memory stick)1316、CF卡1318或嵌入式儲存裝置1320(如圖2C所示)。嵌入式儲存裝置1320包括嵌入式多媒體卡(Embedded MMC,eMMC)。
圖3是繪示圖2A所示的記憶體儲存裝置的概要方塊圖。
請參照圖3，記憶體儲存裝置100包括連接器102、記憶體控制器104與可複寫式非揮發性記憶體模組106。
連接器102是耦接至記憶體控制器104並且用以耦接至主機系統1000。在本範例實施例中，連接器102是相容於小型快閃(Compact Flash,CF)介面標準。然而，必須瞭解的是，本發明不限於此，連接器102亦可以是符合電氣和電子工程師協會(Institute of Electrical and Electronic Engineers,IEEE) 1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express,PCI Express)標準、序列先進附件(Serial Advanced Technology Attachment,SATA)標準、通用序列匯流排(Universal Serial Bus,USB)標準、記憶棒(Memory Stick,MS)介面標準、多媒體儲存卡(Multi Media Card,MMC)介面標準、安全數位(Secure Digital,SD)介面標準、整合式驅動電子介面(Integrated Device Electronics,IDE)標準或其他適合的標準。
記憶體控制器104會執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令，並且根據主機系統1000的指令在可複寫式非揮發性記憶體模組106中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組106是耦接至記憶體控制器104，並且用以儲存主機系統1000所寫入之資料。在本範例實施例中，可複寫式非揮發性可複寫式非揮發性記憶體模組106為多階記憶胞(Multi Level Cell,MLC)NAND快閃記憶體模組。然而，本發明不限於此，可複寫式非揮發性可複寫式非揮發性記憶體模組106亦可是單階記憶胞(Single Level Cell,SLC)NAND快閃記憶體模組、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
在本範例實施例中，可複寫式非揮發性記憶體模組106具有第零記憶體單元200-0、第一記憶體單元200-1、第二記憶體單元200-2、第三記憶體單元200-3。在本範例實施例中，第零記憶體單元200-0具有第零記憶體晶粒210-0與第一記憶體晶粒210-1，第一記憶體單元200-1具有第二記憶體晶粒210-2與第三記憶體晶粒210-3，第二記憶體單元200-2具有第四記憶體晶粒210-4與第五記憶體晶粒210-5並且第三記憶體單元200-3具有第六記憶體晶粒210-6與第七記憶體晶粒210-7。
每一記憶體晶粒(即，第零記憶體晶粒210-0、第一記憶體晶粒210-1、第二記憶體晶粒210-2、第三記憶體晶粒210-3、第四記憶體晶粒210-4、第五記憶體晶粒210-5、第六記憶體晶粒210-6與第七記憶體晶粒210-7)具有多個記憶胞來儲存資料。特別是，已儲存資料的記憶胞必須先被執行資料抹除運作之後才能再被用來儲存新的資料。在可複寫式非揮發性記憶體模組106的設計中，此些記憶胞會根據其電路佈設(layout)被區分為多個實體區塊。實體區塊為抹除之最小單位。亦即，每一實體區塊含有最小數目之一併被抹除之記憶胞。每一實體區塊具有數個實體頁面，並且實體頁面為程式化的最小單元。然而，必須瞭解的是，在本發明另一範例實施例中，寫入資料的最小單位亦可以是扇區(Sector)或其他大小。換言之，實體頁面為寫入資料或讀取資料的最小單元。每一實體頁面包括使用者資料位元區與冗餘位元區。使用者資料位元區用以儲存使用者的資料，而冗餘位元區用以儲存系統的資料(例如，錯誤檢查與校正碼)。
在本範例實施例中，記憶體控制器104透過多個資料輸入輸出匯流排(Data input/output(I/O) bus)傳送資料給記憶體單元200-0~200-3或從記憶體單元200-0~200-3中接收資料。具體來說，記憶體控制器104經由第零資料輸入輸出匯流排220-0將指令與資料傳輸至第零記憶體晶粒210-0與第一記憶體晶粒210-1；經由第一資料輸入輸出匯流排220-1將指令與資料傳輸至第二記憶體晶粒210-2與第三記憶體晶粒210-3；經由第二資料輸入輸出匯流排220-2將指令與資料傳輸至第四記憶體晶粒210-4與第五記憶體晶粒210-5；並且經由第三資料輸入輸出匯流排220-3將指令與資料傳輸至第六記憶體晶粒210-6與第七記憶體晶粒210-7。
在本範例實施例中，每一記憶體晶粒中的實體區塊會被記憶體控制器104群組為多個實體單元並且以實體單元為單位來進行管理。
圖4是根據本範例實施例所繪示之將實體區塊分組為實體單元的範例。
請參照圖4，記憶體控制器104會將第零記憶體晶粒的實體區塊300(0)~300(N)、第一記憶體晶粒的實體區塊301(0)~301(N)、第二記憶體晶粒的實體區塊302(0)~302(N)、第三記憶體晶粒的實體區塊303(0)~303(N)、第四記憶體晶粒的實體區塊304(0)~304(N)、第五記憶體晶粒的實體區塊305(0)~305(N)、第六記憶體晶粒的實體區塊306(0)~306(N)與第七記憶體晶粒的實體區塊307(0)~307(N)分別地分組為實體單元410(0)~410(N)。
特別是每一實體單元是由每一記憶體晶粒中的一個實體區塊所組成，因此記憶體控制器104會使用平行模式(parallel mode)與交錯模式(interleave mode)來提升存取資料的速度。具體來說，由於在可複寫式非揮發性記憶體模組106中每一記憶體單元是透過獨立的資料輸入輸出匯流排與記憶體控制器104耦接，因此在平行寫入模式(parallel write mode)中記憶體控制器104會同時經由多條資料輸入輸出匯流排來傳送寫入資料至對應的記憶體模組，以提升寫入速度。也就是說，當欲對一個實體單元進行寫入時，由於實體單元是由屬於不同記憶體單元的實體區塊所組成，因此在平行模式中記憶體控制器104會將對應不同實體區塊之實體頁面的資料分別地透過多條資料輸入輸出匯流排來同時傳送與寫入。
再者，由於每一記憶體模組包括兩個記憶體晶粒，因此記憶體控制器104可將資料交錯地傳送至同一記憶體模組內的兩個記憶體晶粒，以更提升寫入速度。具體來說，如上所述，在記憶體晶粒中寫入資料的過程包括指令與資料傳輸(transfer)以及資料程式化(program)兩個部分。交錯寫入模式(interleave write mode)就是在使用同一條資料輸入輸出匯流排傳輸資料的兩個記憶體晶粒中，利用其中一個記憶體晶粒正執行資料程式化的期間傳送指令與資料給另一個記憶體晶粒。
在本發明範例實施例中，記憶體控制器104會配置邏輯單元以映射實體單元。具體來說，記憶體控制器104會將部分的實體單元分組為資料區與閒置區。資料區的實體單元(亦稱為資料實體單元)是被視為已儲存資料的實體單元，而閒置區的實體單元(亦稱為閒置實體單元)是用以寫入新資料的實體單元。例如，當從主機系統1000接收到寫入指令與欲儲存至某一邏輯單元的資料時，記憶體控制器104會從閒置區中提取實體單元作為日誌(log)實體單元，並且將資料寫入至此日誌實體單元中。之後，當對某一邏輯單元執行資料合併程序時，記憶體控制器104會從閒置區中提取實體單元作為對應此邏輯區塊的新資料實體單元來寫入屬於此邏輯單元的有效資料，並且替換原先映射此邏輯單元的資料實體單元。
在本範例實施例中，記憶體控制器102會維護邏輯單元-實體單元映射表(logical unit-physical unit mapping table)以記錄邏輯單元與資料區的實體單元之間的映射關係。此外，由於主機系統1000是以邏輯存取位址(例如，扇區(Sector))為單位來存取資料，當主機系統1000存取資料時，記憶體控制器104會將對應記憶體儲存裝置100的邏輯存取位址轉換成對應的邏輯頁面。例如，當主機系統1000欲存取某一邏輯存取位址時，記憶體控制器104會將主機系統1000所存取的邏輯存取位址轉換為以對應的邏輯單元與邏輯頁面所構成的多維位址，並且透過邏輯單元-實體單元映射表於對應的實體頁面中存取資料。
圖5是根據本範例實施例所繪示之記憶體控制器的概要方塊圖。
請參照圖5，記憶體控制器104包括微控制器502、主機介面504、記憶體介面506、記憶體管理單元552、資料傳輸模式識別單元554與記憶體抹除單元556。
微控制器502用以控制記憶體控制器104的整體運作。
主機介面504是耦接至微控制器502並且用以接收與識別主機系統1000所傳送的指令與資料。在本範例實施例中，主機介面504是相容於CF標準。然而，必須瞭解的是本發明不限於此，主機介面504亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、SATA標準、MS標準、MMC標準、SD標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面506是耦接至微控制器502並且用以存取可複寫式非揮發性記憶體模組106。也就是說，欲寫入至可複寫式非揮發性記憶體模組106的資料會經由記憶體介面506轉換為可複寫式非揮發性記憶體模組106所能接受的格式。
記憶體管理單元552是耦接至該微控制器502並且用以管理可複寫式非揮發性記憶體模組106。
例如，記憶體管理單元552會將實體區塊分組為多個實體單元來進行存取。另外，記憶體管理單元552會記錄主機系統1000所存取之邏輯存取位址與實體區塊內之實體位址之間的映射關係。更詳細來說，一個實體單元是由屬於不同記憶體晶粒的多個實體區塊所組成並且可複寫式非揮發性記憶體模組106的實體區塊是以輪替方式來儲存資料。在本範例實施例中，記憶體管理單元552會配置對應的邏輯單元，來映射實體單元，以利主機系統1000進行資料存取。基此，記憶體管理單元552必須記錄邏輯單元與實體單元之間不斷更動的映射關係(即，維護邏輯單元-實體單元映射表)。
值得一提的是，由於在本範例實施例中，記憶體控制器104是以實體單元為單位來對可複寫式非揮發性記憶體模組106進行資料寫入運作，因此，當對一個實體單元進行資料寫入運作時，必須對多個記憶體晶粒中的多個實體區塊下達寫入指令。也就是說，屬於同一個邏輯單元的資料會被分散地寫入至多個記憶體晶粒中。同樣地，當對一個實體單元進行資料抹除運作時，必須對多個記憶體晶粒中的多個實體區塊下達抹除指令。
資料傳輸模式識別單元554是耦接至微控制器502，並且用以識別主機介面與主機系統之間的傳輸模式為屬於第一傳輸模式或第二傳輸模式。具體來說，當記憶體儲存裝置100被耦接至主機系統1000時，主機系統1000會先發送指令給記憶體儲存裝置100，以詢問記憶體儲存裝置100的基本資訊。之後，記憶體控制器104會將基本資訊傳送給主機系統1000，其中此基本資訊會包含連接器102可支援的傳輸模式。接著，主機系統1000會下指令給記憶體儲存裝置100，以指示使用哪種傳輸模式來運作。然後，記憶體控制器104的主機介面504會將關於所採用之傳輸模式的資訊傳送給微控制器502。特別是，資料傳輸模式識別單元554會根據主機介面504傳送之資訊識別目前所採用之傳輸模式是屬於第一傳輸模式或第二傳輸模式。
例如，以CF記憶卡為，記憶體儲存裝置與主機系統之間可能的傳輸模式為超直接記憶體存取(Ultra Direct Memory Access,UDMA)模式0~6或可程式輸入輸出(programmed input/output,PIO)模式。當記憶體儲存裝置100與主機系統1000之間所採用的傳輸模式為UDMA模式0～4或PIO模式時，資料傳輸模式識別單元554會識別記憶體儲存裝置100與主機系統1000之間的傳輸模式是屬於第二傳輸模式。另外，當記憶體儲存裝置100與主機系統1000之間的傳輸模式為UDMA模式5或UDMA模式6時，資料傳輸模式識別單元554會識別記憶體儲存裝置100與主機系統1000之間的傳輸模式是屬於第一傳輸模式。也就是說，傳輸速率較高且供應較大電源的傳輸模式會被識別為屬於第一傳輸模式並且傳輸速率較低且供應較小電源的傳輸模式會被識別為屬於第二傳輸模式。
記憶體抹除單元556是耦接至微控制器502並且用以對可複寫式非揮發性記憶體模組106執行資料抹除運作。特別是，記憶體抹除單元556會根據記憶體儲存裝置100與主機系統1000之間的傳輸模式是屬於第一傳輸模式或第二傳輸模式而採用不同的方式來執行資料抹除。
具體來說，記憶體管理單元552會根據資料輸入輸出匯流排的配置將記憶體晶粒分組為多個記憶體晶粒組。例如，記憶體管理單元552會將第零記憶體晶粒210-0、第二記憶體晶粒210-2、第四記憶體晶粒210-4與第六記憶體晶粒210-6分組為第零記憶體晶粒組並且將第一記憶體晶粒210-1、第三記憶體晶粒210-3、第五記憶體晶粒210-5與第七記憶體晶粒210-7分組為第一記憶體晶粒組。由於第零記憶體晶粒210-0、第二記憶體晶粒210-2、第四記憶體晶粒210-4與第六記憶體晶粒210-6分別透過不同的資料輸入輸出匯流排與記憶體控制器連接，因此第零記憶體晶粒組內的記憶體晶粒可以平行方式同時執行記憶體控制器104所下達的指令。類似地，第一記憶體晶粒210-1、第三記憶體晶粒210-3、第五記憶體晶粒210-5與第七記憶體晶粒210-7分別透過不同的資料輸入輸出匯流排與記憶體控制器連接，因此第一記憶體晶粒組內的記憶體晶粒可以平行方式同時執行記憶體控制器104所下達的指令。
當需對實體單元進行資料抹除運作並且記憶體儲存裝置100與主機系統1000之間的傳輸模式是屬於第一傳輸模式時，記憶體抹除單元556會對第零記憶體晶粒組的所有記憶體晶粒同步下達抹除指令並且在第零記憶體晶粒組的記憶體晶粒執行此抹除指令期間，記憶體抹除單元556會對第一記憶體晶粒組的記憶體晶粒同步下達抹除指令(如圖6所示)，在此交錯於記憶體晶粒組之間來下達抹除指令亦稱為交錯抹除模式。具體來說，由於在第一傳輸模式下，記憶體儲存裝置100能從主機系統1000接收較大電流，因此，記憶體抹除單元556會同時致能多個記憶體晶粒組來執行抹除運作，由此提升抹除的速度。在此，對應第一傳輸模式所採用的抹除模式亦稱為第一抹除模式。
此外，當需對實體單元進行資料抹除運作並且記憶體儲存裝置100與主機系統1000之間的傳輸模式是屬於第二傳輸模式時，記憶體抹除單元556會對第零記憶體晶粒組的所有記憶體晶粒同步下達抹除指令並且在第零記憶體晶粒組的記憶體晶粒完成此抹除指令之後，記憶體抹除單元556才會對第一記憶體晶粒組的記憶體晶粒同步下達抹除指令(如圖7所示)。具體來說，由於在第二傳輸模式下，記憶體儲存裝置100從主機系統1000接收的電流較小，因此，為避免不穩定，記憶體抹除單元556同時僅會致能一個記憶體晶粒組來執行抹除運作。在此，對應第二傳輸模式所採用的抹除模式亦稱為第二抹除模式。
圖8是根據另一範例實施例所繪示之記憶體控制器的概要方塊圖。
請參照圖8，除了上述微控制器502、主機介面504、記憶體介面506、記憶體管理單元552、資料傳輸模式識別單元554與記憶體抹除單元556，記憶體控制器804更包括記憶體寫入單元558。
記憶體寫入單元558是耦接至微控制器502並且用以將資料寫入至可複寫式非揮發性記憶體模組106中。特別是，在本範例實施例中，記憶體寫入單元558會同時致能多個記憶體晶粒組來寫入來自於主機系統的寫入資料。也就是說，記憶體寫入單元558會使用平行寫入模式或交錯寫入模式來寫入資料。
此外，記憶體控制器804亦可更包括記憶體讀取單元560。記憶體讀取單元560用以從可複寫式非揮發性記憶體模組106中讀取資料。類似地，在本範例實施例中，資料讀取單元560會同時致能多個記憶體晶粒組來讀取資料。也就是說，記憶體寫入單元558會使用平行讀取模式或交錯讀取模式來讀取資料。
此外，記憶體控制器804亦可更包括緩衝記憶體508、電源管理電路510與錯誤檢查與校正電路512。
緩衝記憶體508是耦接至微控制器502並且用以暫存來自於主機系統1000的資料與指令或來自於可複寫式非揮發性記憶體模組106的資料。
電源管理電路510是耦接至微控制器502並且用以控制記憶體儲存裝置100的電源。
錯誤檢查與校正電路512是耦接至微控制器502並且用以執行一錯誤校正程序以確保資料的正確性。具體來說，當主機介面504從主機系統1000中接收到主機寫入指令時，錯誤檢查與校正電路512會為對應此主機寫入指令的寫入資料產生對應的錯誤檢查與校正碼(Error Checking and Correcting Code,ECC Code)，並且記憶體寫入單元558會將此寫入資料與對應的錯誤校正碼寫入至可複寫式非揮發性記憶體模組106中。之後，當記憶體讀取單元560從可複寫式非揮發性記憶體模組106中讀取資料時會同時讀取此資料對應的錯誤校正碼，並且錯誤檢查與校正電路512會依據此錯誤校正碼對所讀取的資料執行錯誤校正程序。
必須瞭解的是，在本範例實施例中，記憶體管理單元552、資料傳輸模式識別單元554、記憶體抹除單元556、記憶體寫入單元558與記憶體讀取單元560是以硬體架構來實作，但本發明不限於此。在本發明另一範例實施例中，記憶體管理單元552、資料傳輸模式識別單元554、記憶體抹除單元556、記憶體寫入單元558與記憶體讀取單元560亦可以韌體型式來實作。例如，實作記憶體管理單元552、資料傳輸模式識別單元554、記憶體抹除單元556、記憶體寫入單元558與記憶體讀取單元560的控制指令可被燒錄至配置於記憶體控制器的唯讀記憶體中。當記憶體儲存裝置100運作時，此些控制指令會由微控制器來執行以完成根據本發明實施例的資料抹除、寫入與抹除運作及記憶體管理運作。
此外，在本發明另一範例實施例中，實作記憶體管理單元552、資料傳輸模式識別單元554、記憶體抹除單元556、記憶體寫入單元558與記憶體讀取單元560的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組的特定區域(例如，可複寫式非揮發性記憶體模組中專用於存放系統資料的系統區)中。例如，唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)會被配置在記憶體控制器中，並且此唯讀記憶體具有一驅動碼段。當記憶體控制器被致能時，微控制器會先執行此驅動碼段來將儲存於可複寫式非揮發性記憶體模組中之控制指令載入至此隨機存取記憶體中，之後再運轉此些控制指令以執行本發明範例實施例的資料抹除、寫入與抹除運作及記憶體管理運作。
值得一提的是，在本範例實施例中，在第一抹除模式中，每2個資料輸入輸出匯流排(亦稱為通道(channel))會被分為一組並且2組雙通道會交替地被使用來下達抹除指令，以進行交錯抹除(如圖6所示)，由此使得至少部分記憶體晶粒組會同時執行抹除運作而提升抹除的速度；並且，在第二抹除模式中，每2個通道會被分為一組，但在2組雙通道之間不使用交錯抹除方式來使得同時運作的記憶體晶粒受到限制，以降低耗電。
然而，在本發明另一範例實施例中，第一抹除模式亦可被實施為：4個通道同時被用來下達抹除指令，以使得所有記憶體晶粒組同時執行抹除運作，由此提升抹除的速度；並且，第二抹除模式亦可被實施為：每2個通道會被分為一組，在2組雙通道之間不使用交錯抹除方式，並且在1組雙通道內的2個通道會交替地被使用來下達抹除指令，由此限制同時作動之記憶體晶粒的數目。
此外，在本發明另一範例實施例中，第一抹除模式亦可被實施為：4個通道交替地被使用來下達抹除指令，以使得所有記憶體晶粒組同時執行抹除運作，由此提升抹除的速度；並且，第二抹除模式亦可被實施為：每2個通道會被分為一組，在2組雙通道之間使用交錯抹除方式，並且在1組雙通道內的2個通道不會交替地被使用來下達抹除指令，由此限制同時作動之記憶體晶粒的數目。
再者，在本發明另一範例實施例中，第一抹除模式亦可被實施為：4個通道同時被用來下達抹除指令，以使得所有記憶體晶粒組同時執行抹除運作，由此提升抹除的速度；並且，第二抹除模式亦可被實施為：每2個通道會被分為一組，在2組雙通道之間不使用交錯抹除方式，並且在1組雙通道內的2個通道會同時被使用來下達抹除指令，由此限制同時作動之記憶體晶粒的數目。
圖9是根據本範例實施例所繪示的記憶體控制方法的流程圖，其繪示執行資料抹除運作的記憶體控制步驟。
請參照圖9，在步驟S901中，第零記憶體晶粒210-0、第二記憶體晶粒210-2、第四記憶體晶粒210-4與第六記憶體晶粒210-6會被分組為第零記憶體晶粒組，並且第一記憶體晶粒210-1、第三記憶體晶粒210-3、第五記憶體晶粒210-5與第七記憶體晶粒210-7會被分組為第一記憶體晶粒組。
之後，在步驟S903中，記憶體儲存裝置與主機系統之間的傳輸模式會被識別是否屬於第一傳輸模式。
倘若記憶體儲存裝置與主機系統之間的傳輸模式是屬於第一傳輸模式時，在步驟S905中，抹除指令會被同步下達至第零記憶體晶粒組的記憶體晶粒並且在步驟S907中，抹除指令會被同步下達至第一記憶體晶粒組的記憶體晶粒。也就是說，在對應第一傳輸模式的第一抹除模式中，至少部分記憶體晶粒組會同時被致能。
倘若記憶體儲存裝置與主機系統之間的傳輸模式非屬於第一傳輸模式(即，屬於第二傳輸模式)時，在步驟S909中，抹除指令會被同步下達至第零記憶體晶粒組的記憶體晶粒，並且在步驟S911中，第零記憶體晶粒組的記憶體晶粒會被判斷是否完成此抹除指令。
倘若第零記憶體晶粒組的記憶體晶粒完成此抹除指令時，則在步驟S913中，抹除指令會被同步下達至第一記憶體晶粒組的記憶體晶粒。反之，若第零記憶體晶粒組的記憶體晶粒未完成此抹除指令時，則步驟S911會再次被執行。也就是說，在對應第二傳輸模式的第二抹除模式中，此些記憶體晶粒組之中的任兩個記憶體晶粒組不會同時被致能。相較於第一抹除模式，在第二抹除模式中，較少的記憶體晶粒會被同時動作且較少的資料輸入輸出匯流排，因此，對應供應較少電流的第二傳輸模式，記憶體儲存裝置100仍可穩定的運作。
綜上所述，本發明範例實施例的記憶體控制方法、記憶體控制器與記憶體儲存裝置會根據資料輸入輸出匯流排的配置將多個記憶體晶粒分組為多個記憶體晶粒組。此外，當執行資料抹除運作時，記憶體儲存裝置與主機系統之間所採用的傳輸模式會被識別，其中當傳輸模式為屬於可提供較大電流的第一傳輸模式時，多個記憶體晶粒會被同時致能來執行資料抹除並且當傳輸模式為屬於無法提供較大電流的第二傳輸模式時，僅一個記憶體晶粒會被致能來執行資料抹除。基此，本發明範例實施例的記憶體控制方法、記憶體控制器與記憶體儲存裝置能夠有效地避免執行抹除指令時因電力不足所造成的不穩定。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
S101、S103、S105、S107．．．記憶體控制方法的概要步驟
1000．．．主機系統
1100．．．電腦
1102．．．微處理器
1104．．．隨機存取記憶體
1106．．．輸入/輸出裝置
1108．．．系統匯流排
1110．．．資料傳輸介面
1202．．．滑鼠
1204．．．鍵盤
1206．．．顯示器
1208．．．印表機
1212．．．隨身碟
1214．．．記憶卡
1216．．．固態硬碟
1310．．．數位相機
1312．．．SD卡
1314．．．MMC卡
1316．．．記憶棒
1318．．．CF卡
1320．．．嵌入式儲存裝置
100．．．記憶體儲存裝置
102．．．連接器
104．．．記憶體控制器
106．．．可複寫式非揮發性記憶體模組
200-0．．．第零記憶體單元
200-1．．．第一記憶體單元
200-2．．．第二記憶體單元
200-3．．．第三記憶體單元
210-0．．．第零記憶體晶粒
210-1．．．第一記憶體晶粒
210-2．．．第二記憶體晶粒
210-3．．．第三記憶體晶粒
210-4．．．第四記憶體晶粒
210-5．．．第五記憶體晶粒
210-6．．．第六記憶體晶粒
210-7．．．第七記憶體晶粒
220-0、220-1、220-2、220-3．．．資料輸入輸出匯流排
300(0)~300(N)、301(0)~301(N)、302(0)~302(N)、303(0)~303(N)、304(0)~304(N)、305(0)~305(N)、306(0)~306(N)、307(0)~307(N)．．．實體區塊
410(0)~410(N)．．．實體單元
502．．．微控制器
504．．．主機介面
506．．．記憶體介面
552．．．記憶體管理單元
554．．．資料傳輸模式識別單元
556．．．記憶體抹除單元
508．．．緩衝記憶體
510．．．電源管理電路
512．．．錯誤檢查與校正電路
558．．．記憶體寫入單元
560．．．記憶體讀取單元
S901、S903、S905、S907、S909、S911、S913．．．記憶體控制方法的步驟
圖1是根據本範例實施例所繪示的記憶體控制方法的概要流程圖。
圖2A是根據本發明第一範例實施例所繪示之主機系統與耦接至主機系統的記憶體儲存裝置的概要方塊圖。
圖2B是根據本發明範例實施例所繪示的電腦、輸入/輸出裝置與記憶體儲存裝置的示意圖。
圖2C是根據本發明另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。
圖3是繪示圖2A所示的記憶體儲存裝置的概要方塊圖。
圖4是根據本範例實施例所繪示之將實體區塊分組為實體單元的範例。
圖5是根據本範例實施例所繪示之記憶體控制器的概要方塊圖。
圖6是根據本範例實施例所繪示之同時致能多個記憶體晶粒組來執行資料抹除運作的示意圖。
圖7是根據本範例實施例所繪示之同一時間僅致能一個記憶體晶粒組來執行資料抹除運作的示意圖。
圖8是根據另一範例實施例所繪示之記憶體控制器的概要方塊圖。
圖9是根據本範例實施例所繪示的記憶體控制方法的流程圖。
S101、S103、S105、S107．．．記憶體控制方法的概要步驟

Claims (21)

  1. 一種記憶體控制方法，用於一記憶體儲存裝置，其中該記憶體儲存裝置具有一可複寫式非揮發性記憶體模組並且該可複寫式非揮發性記憶體模組具有多個記憶體晶粒，該記憶體控制方法包括：識別該記憶體儲存裝置與一主機系統之間的一傳輸模式為屬於一第一傳輸模式或一第二傳輸模式；將該些記憶體晶粒分組為多個記憶體晶粒組；當該傳輸模式為屬於該第一傳輸模式時，使用一第一抹除模式來抹除儲存於該些記憶體晶粒中的多個資料，其中在該第一抹除模式中該些記憶體晶粒組之中的至少部分記憶體晶粒組會同時被致能；以及當該傳輸模式為屬於該第二傳輸模式時，使用一第二抹除模式來抹除儲存於該些記憶體晶粒中的該些資料，其中在該第二抹除模式中該些記憶體晶粒組之中的任兩個記憶體晶粒組不會同時被致能。
  2. 如申請專利範圍第1項所述之記憶體控制方法，其中該些記憶體晶粒包括一第零記憶體晶粒、一第一記憶體晶粒、一第二記憶體晶粒、一第三記憶體晶粒、一第四記體體晶粒、一第五記憶體晶粒、一第六記憶體晶粒與一第七記憶體晶粒，其中該第零記憶體晶粒與該第一記憶體晶粒經由一第零資料輸入輸出匯流排耦接至該記憶體儲存裝置的一記憶體控制器，該第二記憶體晶粒與該第三記憶體晶粒經由一第一資料輸入輸出匯流排耦接至該記憶體控制器，該第四記憶體晶粒與該第五記憶體晶粒經由一第二資料輸入輸出匯流排耦接至該記憶體控制器，該第六記憶體晶粒與該第七記憶體晶粒經由一第三資料輸入輸出匯流排耦接至該記憶體控制器，其中將該些記憶體晶粒分組為該些記憶體晶粒組的步驟包括：將該第零記憶體晶粒、該第二記憶體晶粒、該第四記憶體晶粒與該第六記憶體晶粒分組為一第零記憶體晶粒組；以及將該第一記憶體晶粒、該第三記憶體晶粒、該第五記憶體晶粒與該第七記憶體晶粒分組為一第一記憶體晶粒組。
  3. 如申請專利範圍第2項所述之記憶體控制方法，其中使用該第一抹除模式來抹除儲存於該些記憶體晶粒中的該些資料的步驟包括：對該第零記憶體晶粒組的該第零記憶體晶粒、該第二記憶體晶粒、該第四記憶體晶粒與該第六記憶體晶粒同步下達一抹除指令；以及在該第零記憶體晶粒、該第二記憶體晶粒、該第四記憶體晶粒與該第六記憶體晶粒執行該抹除指令期間，對該第一記憶體晶粒組的該第四記憶體晶粒、該第五記憶體晶粒、該第六記憶體晶粒與該第七記憶體晶粒同步下達該抹除指令。
  4. 如申請專利範圍第2項所述之記憶體控制方法，其中使用該第二抹除模式來抹除儲存於該些記憶體晶粒中的該些資料的步驟包括：對該第零記憶體晶粒組的該第零記憶體晶粒、該第二記憶體晶粒、該第四記憶體晶粒與該第六記憶體晶粒同步下達一抹除指令；以及在該第零記憶體晶粒、該第二記憶體晶粒、該第四記憶體晶粒與該第六記憶體晶粒完成該抹除指令之後，對該第一記憶體晶粒組的該第四記憶體晶粒、該第五記憶體晶粒、該第六記憶體晶粒與該第七記憶體晶粒同步下達該抹除指令。
  5. 如申請專利範圍第1項所述之記憶體控制方法，更包括：同時致能該些記憶體晶粒組之中的至少部分記憶體晶粒組來寫入來自於該主機系統的多個寫入資料。
  6. 如申請專利範圍第1項所述之記憶體控制方法，更包括：當該記憶體儲存裝置與該主機系統之間的該傳輸模式為一超直接記憶體存取(Ultra Direct Memory Access,UDMA)模式0、一超直接記憶體存取模式1、一超直接記憶體存取模式2、一超直接記憶體存取模式3、一超直接記憶體存取模式4或可程式輸入輸出(programmed input/output,PIO)模式時，識別該記憶體儲存裝置與該主機系統之間的該傳輸模式為屬於該第二傳輸模式；以及當該記憶體儲存裝置與該主機系統之間的該傳輸模式為一超直接記憶體存取模式5或一超直接記憶體存取模式6時，識別該記憶體儲存裝置與該主機系統該傳輸模式為屬於該第一傳輸模式。
  7. 一種記憶體控制器，用於控制一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組具有多個記憶體晶粒，該記憶體控制器包括：一主機介面，用以耦接至一主機系統；一記憶體介面，用以耦接至該可複寫式非揮發性記憶體模組；一微控制器，耦接至該主機介面與該記憶體介面；一記憶體管理單元，耦接至該微控制器，並且用以將該些記憶體晶粒分組為多個記憶體晶粒組；一資料傳輸模式識別單元，耦接至該微控制器，並且用以識別該主機介面與該主機系統之間的一傳輸模式為屬於一第一傳輸模式或一第二傳輸模式；以及一記憶體抹除單元，耦接至該微控制器，其中當該傳輸模式為屬於該第一傳輸模式時，該記憶體抹除單元使用一第一抹除模式來抹除儲存於該些記憶體晶粒中的多個資料，其中在該第一抹除模式中該些記憶體晶粒組之中的至少部分記憶體晶粒組會同時被致能，其中當該傳輸模式為屬於該第二傳輸模式時，該記憶體抹除單元使用一第二抹除模式來抹除儲存於該些記憶體晶粒中的該些資料，其中在該第二抹除模式中該些記憶體晶粒組之中的任兩個記憶體晶粒組不會同時被致能。
  8. 如申請專利範圍第7項所述之記憶體控制器，其中該些記憶體晶粒包括一第零記憶體晶粒、一第一記憶體晶粒、一第二記憶體晶粒、一第三記憶體晶粒、一第四記體體晶粒、一第五記憶體晶粒、一第六記憶體晶粒與一第七記憶體晶粒，其中該第零記憶體晶粒與該第一記憶體晶粒經由一第零資料輸入輸出匯流排耦接至該主機介面，該第二記憶體晶粒與該第三記憶體晶粒經由一第一資料輸入輸出匯流排耦接至該主機介面，該第四記憶體晶粒與該第五記憶體晶粒經由一第二資料輸入輸出匯流排耦接至該主機介面，該第六記憶體晶粒與該第七記憶體晶粒經由一第三資料輸入輸出匯流排耦接至該主機介面，其中該記憶體管理單元將該第零記憶體晶粒、該第二記憶體晶粒、該第四記憶體晶粒與該第六記憶體晶粒分組為一第零記憶體晶粒組並且將該第一記憶體晶粒、該第三記憶體晶粒、該第五記憶體晶粒與該第七記憶體晶粒分組為一第一記憶體晶粒組。
  9. 如申請專利範圍第8項所述之記憶體控制器，其中當該傳輸模式為屬於該第一傳輸模式時，該記憶體抹除單元對該第零記憶體晶粒組的該第零記憶體晶粒、該第二記憶體晶粒、該第四記憶體晶粒與該第六記憶體晶粒同步下達一抹除指令，並且在該第零記憶體晶粒、該第二記憶體晶粒、該第四記憶體晶粒與該第六記憶體晶粒執行該抹除指令期間，該記憶體抹除單元對該第一記憶體晶粒組的該第四記憶體晶粒、該第五記憶體晶粒、該第六記憶體晶粒與該第七記憶體晶粒同步下達該抹除指令。
  10. 如申請專利範圍第8項所述之記憶體控制器，其中當該傳輸模式為屬於該第二傳輸模式時，該記憶體抹除單元對該第零記憶體晶粒組的該第零記憶體晶粒、該第二記憶體晶粒、該第四記憶體晶粒與該第六記憶體晶粒同步下達一抹除指令，並且在該第零記憶體晶粒、該第二記憶體晶粒、該第四記憶體晶粒與該第六記憶體晶粒完成該抹除指令之後，該記憶體抹除單元對該第一記憶體晶粒組的該第四記憶體晶粒、該第五記憶體晶粒、該第六記憶體晶粒與該第七記憶體晶粒同步下達該抹除指令。
  11. 如申請專利範圍第7項所述之記憶體控制器，更包括一記憶體寫入單元，其中該記憶體寫入單元同時致能該些記憶體晶粒組之中的至少部分記憶體晶粒組來寫入來自於該主機系統的多個寫入資料。
  12. 如申請專利範圍第7項所述之記憶體控制器，其中當該主機介面與該主機系統之間的該傳輸模式為一超直接記憶體存取(Ultra Direct Memory Access,UDMA)模式0、一超直接記憶體存取模式1、一超直接記憶體存取模式2、一超直接記憶體存取模式3、一超直接記憶體存取模式4或可程式輸入輸出(programmed input/output,PIO)模式時，該資料傳輸模式識別單元識別該主機介面與該主機系統之間的該傳輸模式為屬於該第二傳輸模式，其中當該主機介面與該主機系統之間的該傳輸模式為一超直接記憶體存取模式5或一超直接記憶體存取模式6時，該資料傳輸模式識別單元識別該主機介面與該主機系統該傳輸模式為屬於該第一傳輸模式。
  13. 一種記憶體儲存裝置，包括：一連接器，用以耦接至一主機系統；一可複寫式非揮發性記憶體模組，具有多個記憶體晶粒；以及一記憶體控制器，耦接至該可複寫式非揮發性記憶體模組，其中該記憶體控制器用以將該些記憶體晶粒分組為多個記憶體晶粒組並且識別該連接器與該主機系統之間的一傳輸模式為屬於一第一傳輸模式或一第二傳輸模式，其中當該傳輸模式為屬於該第一傳輸模式時，該記憶體控制器使用一第一抹除模式來抹除儲存於該些記憶體晶粒中的多個資料，其中在該第一抹除模式中該些記憶體晶粒組之中的至少部分記憶體晶粒組會同時被致能，其中當該傳輸模式為屬於該第二傳輸模式時，該記憶體控制器使用一第二抹除模式來抹除儲存於該些記憶體晶粒中的該些資料，其中在該第二抹除模式中該些記憶體晶粒組之中的任兩個記憶體晶粒組不會同時被致能。
  14. 如申請專利範圍第13項所述之記憶體儲存裝置，其中該些記憶體晶粒包括一第零記憶體晶粒、一第一記憶體晶粒、一第二記憶體晶粒、一第三記憶體晶粒、一第四記體體晶粒、一第五記憶體晶粒、一第六記憶體晶粒、一第七記憶體晶粒，其中該第零記憶體晶粒與該第一記憶體晶粒經由一第零資料輸入輸出匯流排耦接至該主機介面，該第二記憶體晶粒與該第三記憶體晶粒經由一第一資料輸入輸出匯流排耦接至該主機介面，該第四記憶體晶粒與該第五記憶體晶粒經由一第二資料輸入輸出匯流排耦接至該主機介面，並且該第六記憶體晶粒與該第七記憶體晶粒經由一第三資料輸入輸出匯流排耦接至該主機介面，其中該記憶體控制器將該第零記憶體晶粒、該第二記憶體晶粒、該第四記憶體晶粒與該第六記憶體晶粒分組為一第零記憶體晶粒組並且將該第一記憶體晶粒、該第三記憶體晶粒、該第五記憶體晶粒與該第七記憶體晶粒分組為一第一記憶體晶粒組。
  15. 如申請專利範圍第14項所述之記憶體儲存裝置，其中當該傳輸模式為屬於該第一傳輸模式時，該記憶體控制器對該第零記憶體晶粒組的該第零記憶體晶粒、該第二記憶體晶粒、該第四記憶體晶粒與該第六記憶體晶粒同步下達一抹除指令，並且在該第零記憶體晶粒、該第二記憶體晶粒、該第四記憶體晶粒與該第六記憶體晶粒執行該抹除指令期間，該記憶體控制器對該第一記憶體晶粒組的該第四記憶體晶粒、該第五記憶體晶粒、該第六記憶體晶粒與該第七記憶體晶粒同步下達該抹除指令。
  16. 如申請專利範圍第14項所述之記憶體儲存裝置，其中當該傳輸模式為屬於該第二傳輸模式時，該記憶體控制器對該第零記憶體晶粒組的該第零記憶體晶粒、該第二記憶體晶粒、該第四記憶體晶粒與該第六記憶體晶粒同步下達一抹除指令，並且在該第零記憶體晶粒、該第二記憶體晶粒、該第四記憶體晶粒與該第六記憶體晶粒完成該抹除指令之後，該記憶體控制器對該第一記憶體晶粒組的該第四記憶體晶粒、該第五記憶體晶粒、該第六記憶體晶粒與該第七記憶體晶粒同步下達該抹除指令。
  17. 如申請專利範圍第13項所述之記憶體儲存裝置，其中該記憶體控制器同時致能該些記憶體晶粒組之中的至少部分記憶體晶粒組來寫入來自於該主機系統的多個寫入資料。
  18. 如申請專利範圍第13項所述之記憶體儲存裝置，其中當該連接器與該主機系統之間的該傳輸模式為一超直接記憶體存取(Ultra Direct Memory Access,UDMA)模式0、一超直接記憶體存取模式1、一超直接記憶體存取模式2、一超直接記憶體存取模式3、一超直接記憶體存取模式4或可程式輸入輸出(programmed input/output,PIO)模式時，該記憶體控制器識別該連接器與該主機系統之間的該傳輸模式為屬於該第二傳輸模式，其中當該連接器與該主機系統之間的該傳輸模式為一超直接記憶體存取模式5或一超直接記憶體存取模式6時，該記憶體控制器識別單元識別該連接器與該主機系統該傳輸模式為屬於該第一傳輸模式。
  19. 一種記憶體控制方法，用於一記憶體儲存裝置，其中該記憶體儲存裝置具有一可複寫式非揮發性記憶體模組並且該可複寫式非揮發性記憶體模組具有多個記憶體晶粒與耦接至該些記憶體晶粒的多個資料輸入輸出匯流排，該記憶體控制方法包括：識別該記憶體儲存裝置與一主機系統之間的一傳輸模式為屬於一第一傳輸模式或一第二傳輸模式；當該傳輸模式為屬於該第一傳輸模式時，使用一第一抹除模式來抹除儲存於該些記憶體晶粒中的多個資料；以及當該傳輸模式為屬於該第二傳輸模式時，使用一第二抹除模式來抹除儲存於該些記憶體晶粒中的該些資料，其中該第一抹除模式運作時之操作電流大於該第二抹除模式運作時之操作電流。
  20. 如申請專利範圍第19項所述之記憶體控制方法，其中在該第一抹除模式運作時在該些記憶體晶粒之中同時被動作的記憶體晶粒的一數目大於在該第二抹除模式運作時在該些記憶體晶粒之中同時被動作的記憶體晶粒的一數目。
  21. 如申請專利範圍第19項所述之記憶體控制方法，其中在該第一抹除模式運作時在該些資料輸入輸出匯流排之中同時被動作的資料輸入輸出匯流排的一數目大於在該第二抹除模式運作時在該些資料輸入輸出匯流排之中同時被動作的資料輸入輸出匯流排的一數目。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI641948B (zh) * 2017-07-27 2018-11-21 群聯電子股份有限公司 資料儲存方法、記憶體控制電路單元及記憶體儲存裝置

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9229854B1 (en) 2013-01-28 2016-01-05 Radian Memory Systems, LLC Multi-array operation support and related devices, systems and software
US10445229B1 (en) 2013-01-28 2019-10-15 Radian Memory Systems, Inc. Memory controller with at least one address segment defined for which data is striped across flash memory dies, with a common address offset being used to obtain physical addresses for the data in each of the dies
US9652376B2 (en) 2013-01-28 2017-05-16 Radian Memory Systems, Inc. Cooperative flash memory control
US11249652B1 (en) 2013-01-28 2022-02-15 Radian Memory Systems, Inc. Maintenance of nonvolatile memory on host selected namespaces by a common memory controller
US10642505B1 (en) 2013-01-28 2020-05-05 Radian Memory Systems, Inc. Techniques for data migration based on per-data metrics and memory degradation
US9218283B2 (en) * 2013-12-02 2015-12-22 Sandisk Technologies Inc. Multi-die write management
US10552085B1 (en) 2014-09-09 2020-02-04 Radian Memory Systems, Inc. Techniques for directed data migration
US9542118B1 (en) 2014-09-09 2017-01-10 Radian Memory Systems, Inc. Expositive flash memory control
US9368218B2 (en) 2014-10-03 2016-06-14 HGST Netherlands B.V. Fast secure erase in a flash system
US10289327B2 (en) * 2015-06-05 2019-05-14 Western Digital Technologies, Inc. Scheduling scheme(s) for a multi-die storage device
US10552058B1 (en) 2015-07-17 2020-02-04 Radian Memory Systems, Inc. Techniques for delegating data processing to a cooperative memory controller
EP3376441B1 (en) * 2017-03-15 2021-07-14 Siemens Aktiengesellschaft A method for execution of a machine learning model on memory restricted industrial device
US20180314629A1 (en) * 2017-04-27 2018-11-01 British Cayman Islands Intelligo Technology Inc. Managing parallel access to a plurality of flash memories
US10545558B1 (en) * 2019-01-25 2020-01-28 BioMech Sensor LLC Systems and methods for elastic delivery, processing, and storage for wearable devices based on system resources
US11175984B1 (en) 2019-12-09 2021-11-16 Radian Memory Systems, Inc. Erasure coding techniques for flash memory
US11561713B2 (en) * 2021-03-11 2023-01-24 Western Digital Technologies, Inc. Simplified high capacity die and block management
CN114115737B (zh) * 2021-11-23 2024-02-02 合肥兆芯电子有限公司 数据存储分配方法、存储器存储装置及控制电路单元

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6182162B1 (en) * 1998-03-02 2001-01-30 Lexar Media, Inc. Externally coupled compact flash memory card that configures itself one of a plurality of appropriate operating protocol modes of a host computer
JP2003015954A (ja) * 2001-06-28 2003-01-17 Sharp Corp 半導体記憶装置および情報機器、半導体記憶装置のアクセス期間設定方法
JP4061272B2 (ja) * 2002-01-09 2008-03-12 株式会社ルネサステクノロジ メモリシステム及びメモリカード
US7631138B2 (en) * 2003-12-30 2009-12-08 Sandisk Corporation Adaptive mode switching of flash memory address mapping based on host usage characteristics
JP2005222315A (ja) * 2004-02-05 2005-08-18 Sony Corp 不揮発性メモリ制御方法および装置
TWI263222B (en) * 2005-02-14 2006-10-01 Transcend Information Inc Non-volatile memory device and control method thereof
KR100609623B1 (ko) * 2005-02-16 2006-08-08 삼성전자주식회사 내부 메모리 디바이스간의 직접적 데이터 이동이 가능한 복합 메모리 칩 및 데이터 이동방법
US7640389B2 (en) * 2006-02-28 2009-12-29 Freescale Semiconductor, Inc. Non-volatile memory having a multiple block erase mode and method therefor
KR20110005788A (ko) * 2008-02-19 2011-01-19 램버스 인코포레이티드 할당 가능 자원을 갖는 멀티-뱅크 플래시 메모리 구조
TWI502350B (zh) * 2009-09-02 2015-10-01 Giga Byte Tech Co Ltd 快閃記憶體的存取裝置及方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI641948B (zh) * 2017-07-27 2018-11-21 群聯電子股份有限公司 資料儲存方法、記憶體控制電路單元及記憶體儲存裝置

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