TW201301031A - 在一記憶體裝置中動態記憶體快取大小的調整 - Google Patents

在一記憶體裝置中動態記憶體快取大小的調整 Download PDF

Info

Publication number
TW201301031A
TW201301031A TW101118861A TW101118861A TW201301031A TW 201301031 A TW201301031 A TW 201301031A TW 101118861 A TW101118861 A TW 101118861A TW 101118861 A TW101118861 A TW 101118861A TW 201301031 A TW201301031 A TW 201301031A
Authority
TW
Taiwan
Prior art keywords
memory
cache
dynamic
available
array
Prior art date
Application number
TW101118861A
Other languages
English (en)
Other versions
TWI456392B (zh
Inventor
Siamack Nemazie
Farshid Tabrizi
Berhanu Iman
Ruchir Shah
William E Benson
Michael George
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of TW201301031A publication Critical patent/TW201301031A/zh
Application granted granted Critical
Publication of TWI456392B publication Critical patent/TWI456392B/zh

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0866—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches for peripheral storage systems, e.g. disk cache
    • G06F12/0871—Allocation or management of cache space
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0815—Cache consistency protocols
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0893—Caches characterised by their organisation or structure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1016—Performance improvement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1032—Reliability improvement, data loss prevention, degraded operation etc
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1041—Resource optimization
    • G06F2212/1044—Space efficiency improvement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/22—Employing cache memory using specific memory technology
    • G06F2212/222—Non-volatile memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/22—Employing cache memory using specific memory technology
    • G06F2212/224—Disk storage
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/60—Details of cache memory
    • G06F2212/601—Reconfiguration of cache memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/60—Details of cache memory
    • G06F2212/6042—Allocation of cache space to multiple users or processors
    • G06F2212/6046—Using a specific cache allocation policy other than replacement policy
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/62—Details of cache specific to multiprocessor cache arrangements
    • G06F2212/621—Coherency control relating to peripheral accessing, e.g. from DMA or I/O device
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7203—Temporary buffering, e.g. using volatile buffer or dedicated buffer blocks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7206—Reconfiguration of flash memory system
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Memory System (AREA)

Abstract

本發明揭示用於動態記憶體快取大小調整、啟用動態記憶體快取大小調整之方法、記憶體裝置及記憶體系統。用於動態記憶體快取大小調整之一此方法判定一記憶體陣列中之可用記憶體空間，且回應於該可用記憶體空間調整該記憶體陣列中之一記憶體快取之一大小。

Description

在一記憶體裝置中動態記憶體快取大小的調整
本實施例一般係關於記憶體，且一特定實施例係關於一多位階記憶體單元(MLC)記憶體中之動態單位階記憶體單元(SLC)快取。
快閃記憶體裝置已發展成用於一寬範圍的電子應用之非揮發性記憶體之一普遍的來源。快閃記憶體裝置通常使用容許高記憶體密度、高可靠性及低電源消耗之一單個電晶體記憶體單元。快閃記憶體之常見使用包含個人電腦、快閃隨身碟、數位相機及蜂巢式電話。諸如一基本輸入/輸出系統(BIOS)之程式碼及系統資料通常儲存在使用於個人電腦系統中之快閃記憶體裝置中。
一典型的快閃記憶體裝置係其中通常將記憶體單元之陣列組織為可基於逐區塊擦除(且基於逐頁再程式化)之記憶體區塊之一類型記憶體。透過擦除或程式化一電荷儲存結構(例如，浮動閘極或電荷陷阱)或其他物理現象(例如，相變或極化)改變記憶體單元之各者之一臨限電壓判定程式化至每一記憶體單元中之資料值。藉由該電荷儲存結構中之電荷之存在或缺少來判定此類型之一記憶體單元中之資料。
一程式化操作通常包括一系列施加至經程式化之一記憶體單元之一控制閘極之遞增增加程式化脈衝以增加該特定記憶體單元之臨限電壓。每一記憶體單元可程式化為一單 位階記憶體單元(SLC)記憶體或多位階記憶體單元(MLC)記憶體，其中記憶體單元之臨限電壓(Vt)指示程式化至該記憶體單元中之資料值。例如，在一SLC記憶體中，2.5 V之一Vt可指示一經程式化記憶體單元，而-0.5 V之一Vt可指示一經擦除記憶體單元。一MLC記憶體使用各自指示一不同狀態之多個Vt範圍。多位階記憶體單元可藉由指派一位元型樣給一特定Vt範圍來利用一傳統快閃記憶體單元之類比本質。此技術允許取決於指派給該記憶體單元之Vt範圍之數量儲存每一記憶體單元之表示兩個或兩個以上位元之資料值。
在程式化記憶體單元之一區塊期間，通常使用記憶體單元之一固定快取來暫時儲存待程式化至該記憶體單元之區塊中之資料。例如，在一MLC記憶體裝置中，可使用一固定大小SLC快取來儲存用於程式化至記憶體單元之一MLC區塊中之資料。此可改良記憶體可靠性。在快取變得接近滿之前亦改良記憶體效能，此時該快取之部分必須移動至MLC區塊以在該快取中產生更多空位，且該快取之效能優點將縮小。效能改良係依據快取之大小但具有減小使用者容量之缺陷，此係因為記憶體之一固定部分被用作一SLC快取且不能用來以與MLC相同之效率儲存使用者資料。
出於上文陳述之原因且出於熟習此項技術者在閱讀並理解本說明書後將明白之其他原因，在此項技術中需要一更有效方式在程式化期間暫時儲存資料。
在下列實施方式中，參考形成其之一部分且其中藉由圖解展示特定實施例之隨附圖式。在圖式中，貫穿若干視圖，相同的元件符號描述大致上類似組件。可運用其他實施例，且在不脫離本揭示內容之範疇之情況下可作出結構、邏輯及電改變。因此下列實施方式不應被視為一限制性意義。
圖1圖解合併動態記憶體快取102之一記憶體裝置之記憶體陣列104之一實施例之一方塊圖。該記憶體陣列104經分區且包含一第一分區，下文稱為主MLC記憶體，其中該分區中之記憶體單元係以MLC模式程式化；及一第二分區102，下文稱為動態SLC記憶體快取，其中該分區中之記憶體單元係以SLC模式程式化。在一實施例中，分配給該記憶體陣列100中之主記憶體之區塊係用作MLC，且分配給動態記憶體快取102之區塊係用作SLC。在一動態記憶體快取中，區塊之分配動態改變且不固定，一區塊可保持MLC或SLC或在用作MLC或SLC之間切換。在不損失一般性之情況下，用於該快取102之區塊被稱為SLC快取區塊，且用於儲存使用者資料之區塊被稱為MLC主記憶體區塊。
典型的先前技術記憶體快取之大小固定，且總是被啟用使得記憶體陣列之一部分總是專用於一暫時資料快取，減小可用於儲存使用者資料之記憶體量。取決於可用之自由空間動態調整圖1之動態資料快取102之大小，且未必總是被啟用。因此，可調整該動態記憶體快取102使得其與必 須完成快取功能相比不佔用更多的記憶體，其中該快取大小經動態調整。本發明之另一特徵係：將記憶體分區至MLC及SLC可按陣列或區塊階。本發明之又另一特徵係：一分區中之陣列或區塊無須連續。在一些系統中，總是首先將資料寫入至快取。在其他系統中，僅將一些類型的資料(例如，小於一頁大小之資料)寫入至快取。在具有固定或動態記憶體快取之系統中，一些事件將觸發將有效資料自快取移動至主記憶體區塊(在一些系統中，可移動快取中之有效及無效資料二者)。此等事件包含快取中自由區塊之數目下降至一臨限值以下。當移動快取中之一區塊至主記憶體時，擦除該區塊且收回該區塊。類似地，可藉由移動新的資料至主記憶體中之另一區塊且接著擦除舊的區塊來收回含有舊及新資料之主記憶體中之區塊。
該動態SLC記憶體快取102使用該記憶體陣列104之可變若干記憶體區塊以暫時儲存待程式化至該主記憶體陣列100中之資料。例如，該動態SLC記憶體快取102可儲存全部資料頁(下頁及上頁)，直到將資料之上頁成功地程式化於該主MLC記憶體100中。若在上頁程式化期間發生一電源失效，則此可減小該主MLC記憶體陣列100之一先前程式化之下頁之訛誤。在一實施例中，將資料儲存在SLC之動態記憶體快取102區塊中，且當程式化一MLC區塊中之一頁需要之全部頁可用時(在動態記憶體快取102中)，則移動該資料至主記憶體陣列100中之一區塊，使得該快取102可儲存所需的全部資料頁直到程式化該MLC主記憶體陣列 100之一頁。例如，該SLC動態記憶體快取102可儲存資料之一下頁直到成功地程式化該MLC主記憶體陣列100之一上頁。若在上頁程式化期間發生一電源失效，則此可減小該MLC主記憶體陣列100之一先前程式化之下頁之訛誤。
圖2圖解NAND架構記憶體陣列201之一部分之一實施例之一示意圖，如圖1中圖解，其包括非揮發性記憶體單元之串聯串。本實施例之記憶體陣列不限於所圖解之NAND架構。交替實施例亦可使用NOR或其他架構。
該記憶體陣列201包括配置在若干行(諸如串聯串204、205)中之非揮發性記憶體單元(例如，浮動閘極)之一陣列。在每一串聯串204、205中將該等記憶體單元之各者之汲極耦合至源極。橫跨多個串聯串204、205之一存取線(例如，字線)WL0至WL31係耦合至一列中之每一記憶體單元之控制閘極以對該列中之該等記憶體單元之控制閘極加偏壓。諸如偶數/奇數位元線BL_E、BL_O之資料線係耦合至該等串聯串且最終耦合至藉由感測一所選擇之位元線上之電流或電壓偵測每一記憶體單元之狀態之感測電路。
記憶體單元之每一串聯串204、205係藉由一源極選擇閘極216、217(例如，電晶體)耦合至一源極線206，且藉由一汲極選擇閘極212、213(例如，電晶體)至一個別位元線BL_E、BL_O。該等源極選擇閘極216、217係受控於耦合至其等之控制閘極之一源極選擇閘極控制線SG(S)218。該等汲極選擇閘極212、213係受控於一汲極選擇閘極控制線SG(D)214。
圖3圖解用於動態調整圖1中圖解之動態記憶體快取之大小之一方法之一實施例之一流程圖。因為一些檔案系統可能未經辨識，所以該方法判定在記憶體裝置上實施(例如，安裝、執行)之檔案系統是否係被支援之一檔案系統(300)。如此項技術中熟知，一檔案系統(例如，檔案分配表(FAT)、新技術檔案系統(NTFS))係用於儲存並組織電腦檔案及其等之資料之一方法。其將此等檔案組織為藉由一電腦之操作系統儲存、組織、操縱及擷取之一資料庫。
若該檔案系統並不支援動態快取大小調整(300)，則停用該動態記憶體快取調整(310)。若記憶體裝置支援容許刪除邏輯區塊位址之範圍以實施動態改變記憶體快取大小之任何命令協定，則仍可實施動態記憶體快取大小調整。此項技術中已知的一此協定通常一般稱為一TRIM協定。因此判定是否已接收到一TRIM命令(302)。重複此步驟302直到接收到該TRIM命令。一旦接收到該TRIM命令(302)，則啟用該動態記憶體快取(304)。
因為回應於主記憶體陣列中之可用記憶體空間調整動態記憶體快取之大小，所以判定主記憶體陣列中之可用記憶體空間(306)。可用記憶體空間量可不斷改變。在一實施例中，可在每一寫入或擦除操作後判定主記憶體陣列中之可用記憶體空間量。在其他實施例中，可定期或按隨機時間判定可用記憶體空間量。可用記憶體空間可包含不針對即刻使用之經擦除記憶體以及尚未被擦除但是儲存於記憶體中之資料為舊且不再有效之記憶體二者。在又另一實施例 中，回應於一所接收TRIM命令(若支援TRIM)或在已知的檔案系統之情況中當解除分配或寫入叢集時調整可用記憶體量。
在又另一實施例中，回應於該TRIM命令(若支援TRIM)在已知的檔案系統之情況中當解除分配或寫入叢集時調整可用記憶體量。在具有固定或動態記憶體快取之系統中，一些事件將觸發自動態SLC快取記憶體移動有效資料(或視需要，有效及無效資料)至主MLC記憶體區塊。此等事件包含快取中之自由區塊之數目下降至一臨限值以下。當移動動態SLC快取中之一區塊至主MLC記憶體時，擦除該區塊且使該區塊收回並添加至自由區塊之集區。類似地，可藉由僅移動有效資料至主MLC記憶體中之另一區塊且接著擦除舊區塊收回主MLC記憶體中含有舊及新資料之區塊。
接著回應於可用記憶體空間調整動態記憶體快取之大小(308)。動態記憶體快取之大小可為可用記憶體空間之一百分比、全部可用記憶體空間或該可用記憶體空間之一定若干區塊。在一實施例中，所使用之可用記憶體空間之百分比亦可動態改變。例如，一次僅可分配50%的可用記憶體空間給動態記憶體快取，且在一稍晚時間，可分配90%的可用記憶體空間給動態記憶體快取。可如期望般頻繁地履行可用記憶體空間之百分比之此動態分配。
圖4圖解可用以判定分配給動態記憶體快取之可用記憶體空間量之一函數之一實施例之一標繪圖。此函數係一線性斜坡函數，其中分配一固定百分比(例如，50%)之可用 記憶體空間給動態記憶體快取。
此標繪圖包含沿x軸之可用記憶體空間及沿y軸之動態記憶體快取之大小。在此實施例及下列實施例中，x軸及y軸二者上之記憶體大小值僅係為圖解之目的，此係因為本實施例並不限於任何一定值。該線之斜率判定分配給動態記憶體快取之可用記憶體空間之百分比。所圖解實例展示一50%實施例。
圖5圖解可用以判定分配給動態記憶體快取之可用記憶體空間量之一函數之另一實施例之一標繪圖。此函數係可用以減小動態記憶體快取大小調整之頻率之一階梯函數。
改變動態記憶體快取大小使用特定若干時間來履行各種清除任務。例如，當已用作動態記憶體快取之部分之一記憶體區塊轉回至主記憶體陣列時，需要移動該記憶體區塊中之資料且擦除該記憶體區塊。在一實施例中，動態記憶體快取之SLC記憶體區塊被重新分配為一MLC記憶體區塊。此外，應亦履行記憶體位址指標及其他記憶體內務管理(housekeeping)任務，以重新分配一動態記憶體快取區塊。因此，通常期望減小動態記憶體快取大小改變之頻率。
階梯函數(staircase function)係一種減小動態記憶體快取大小改變之頻率之方式。此可參考圖5之標繪圖看到。不像其中回應於該線之斜率履行大小改變之圖4之實施例，階梯函數中並未發生快取大小之改變直到本步階達到可變 記憶體空間之另一特定臨限值。
例如，1 MB的初始動態記憶體快取大小並未改變直到可變記憶體空間達到2 MB臨限值。接著動態記憶體快取大小增加至2 MB。所圖解可變記憶體空間及動態記憶體快取大小僅係為圖解之目的，此係因為不同的可變記憶體空間量可觸發重新分配不同的記憶體量給動態記憶體快取。類似地，圖5中圖解之步階函數之交替實施例可保持在相同的動態記憶體快取大小更久及/或每次達到一臨限值時分配更大的記憶體量給動態記憶體快取。
在用於判定分配給動態記憶體快取之可用記憶體空間量之一函數之又另一實施例中，快取大小可為若未使用之可用記憶體量在一特定時間週期增加或降低之一函數。例如，若可用記憶體空間大小在一特定時間週期增加(而非如圖4中圖解之一固定百分比)，則與於若可用記憶體空間大小在該特定時間週期降低相比，該函數可分配一更大百分比之記憶體給動態記憶體快取大小。在另一實施例中，若可用記憶體空間大小在一特定時間週期降低，則該函數可分配一更小百分比之記憶體給動態記憶體快取大小。
在又另一實施例中，為最小化額外負擔並動態分配大部分自由空間以快取，自由(經擦除)區塊之一共同集區係用於動態SLC快取及主MLC記憶體二者。當需要自由區塊(即，自由區塊之數目下降至一第一「開始」臨限值以下)時，收回動態SLC快取區塊並將其等添加至自由集區直到自由區塊之數目等於或大於一第二「終止」臨限值。可動 態調整該開始臨限值及該終止臨限值。例如在執行來自主機之命令之前景期間，其中希望最小化收回動態SLC快取區塊，該終止臨限值將不為高，但是在其中不存在主機命令之背景，該終止臨限值將被設定為更高。
在一實施例中，分配為動態記憶體快取區塊之記憶體區塊係連續記憶體區塊。在另一實施例中，動態記憶體快取區塊並不連續。在此一實施例中，可使用一位元映射來指示並追蹤用作動態記憶體快取區塊之記憶體區塊。在另一實施例中，指示SLC或MLC之位元可與表格中用於邏輯至實體映射之其他資訊組合。在另一實施例中，可對SLC及MLC區塊二者維持一列表。此一列表通常係一鏈結列表以便於實施。在另一實施例中，指示SLC或MLC之位元可與表格中用於邏輯至實體映射之其他資訊組合。在另一實施例中，此外對SLC及MLC區塊二者維持一列表。此一列表通常係一鏈結列表以便於實施。
圖6圖解一記憶體裝置600之一功能方塊圖。該記憶體裝置600係耦合至一外部控制器610。該控制器610可為一微處理器或一些其他類型的控制器。該記憶體裝置600及該控制器610形成一記憶體系統620之部分。該控制器610可耦合至一主機且該控制器610可回應於來自該主機之命令。
該記憶體裝置600包含記憶體單元(例如，非揮發性記憶體單元)之一陣列630。該記憶體陣列630係配置在字線列及位元線行之觸排中。在一實施例中，該記憶體陣列630 之行包括記憶體單元之串聯串。
提供位址緩衝器電路640以鎖存透過I/O電路660提供之位址信號。位址信號係藉由一列解碼器644及一行解碼器646接收並解碼以存取該記憶體陣列630。
該記憶體裝置600藉由使用感測放大器電路650感測該等記憶體陣列行中之電壓或電流改變來讀取該記憶體陣列630中之資料。在一實施例中，該感測放大器電路650係經耦合以讀取並鎖存來自該記憶體陣列630之一列資料。包含資料輸入及輸出緩衝器電路660以在複數個資料連接662之上與該控制器610進行雙向資料通信以及位址通信。提供寫入電路655以將資料寫入至該記憶體陣列。
記憶體控制電路670解碼控制連接672上自該控制器610提供之信號。此等信號係用以控制對該記憶體陣列630之操作，包含資料讀取、資料寫入(程式化)及擦除操作。該記憶體控制電路670可為一狀態機、一序列器或產生記憶體控制信號之一些其他類型的控制器。在一實施例中，該記憶體控制電路670及/或該外部控制器610係經組態以控制動態記憶體快取大小調整之執行。
已簡化圖6中圖解之記憶體裝置以促進記憶體之特徵之一基本理解。熟習此項技術者知道快閃記憶體之內部電路及功能之一更詳細理解。
結論
總而言之，用於動態記憶體快取大小調整之方法之一或多個實施例可藉由動態調整分配給一記憶體快取(例如， 用作SLC)之記憶體量提供增加之用於一記憶體裝置中之使用者資料之容量、效能(讀取或寫入)及/或可靠性。
雖然本文已圖解並描述特定實施例，但是一般技術者將明白打算達成相同目的之任何配置可由所示之特定實施例所替代。一般技術者將明白本發明之許多調適。因此，本申請案意欲涵蓋本發明之任何調適或變動。
100‧‧‧主多位階記憶體單元記憶體陣列
102‧‧‧動態記憶體快取/第二分區
201‧‧‧反及閘架構記憶體陣列
204‧‧‧串聯串
205‧‧‧串聯串
206‧‧‧源極線
212‧‧‧汲極選擇閘極
213‧‧‧汲極選擇閘極
214‧‧‧汲極選擇閘極控制線
216‧‧‧源極選擇閘極
217‧‧‧源極選擇閘極
218‧‧‧源極選擇閘極控制線
600‧‧‧記憶體裝置
610‧‧‧外部控制器
620‧‧‧記憶體系統
630‧‧‧記憶體陣列
640‧‧‧位址緩衝器電路
644‧‧‧列解碼器
646‧‧‧行解碼器
650‧‧‧感測放大器電路
655‧‧‧寫入電路
660‧‧‧資料輸入及輸出緩衝器電路
662‧‧‧資料連接
670‧‧‧記憶體控制電路
672‧‧‧控制連接
圖1展示合併一記憶體快取之一記憶體裝置中之一記憶體陣列之一實施例之一方塊圖。
圖2係展示根據圖1之方塊圖之一記憶體陣列之一部分之一實施例之一示意圖。
圖3展示用於動態快取大小調整之一方法之一實施例之流程圖。
圖4展示用於判定何時調整快取大小之一函數之一實施例之一標繪圖。
圖5展示用於判定何時調整快取大小之一函數之另一實施例之一標繪圖。
圖6展示一記憶體系統之一實施例之一方塊圖。

Claims (19)

  1. 一種用於動態記憶體快取大小調整之方法，該方法包括：判定一記憶體陣列中之可用記憶體空間；及回應於該可用記憶體空間調整該記憶體陣列中之一記憶體快取之一大小。
  2. 如請求項1之方法，且其進一步包括：判定是否支援包含該記憶體陣列之一記憶體裝置之一檔案系統；及若支援該特定檔案系統則啟用動態記憶體快取大小調整。
  3. 如請求項1之方法，其中該可用記憶體空間係非作為使用目標之經擦除記憶體或儲存非有效之資料之未擦除記憶體之一者。
  4. 如請求項1之方法，其中該記憶體快取之該大小係該可用記憶體空間之一百分比。
  5. 如請求項4之方法，且其進一步包含動態調整該百分比。
  6. 如請求項4之方法，其中該可用記憶體空間之該百分比係該可用記憶體空間之一可變百分比。
  7. 如請求項1之方法，其中調整一大小包括：分配該記憶體陣列之第一若干區塊以用作該記憶體快取；及分配該記憶體陣列之第二若干區塊以用作主記憶體。
  8. 如請求項7之方法，其中分配第一若干區塊包含：分配 先前分配用作該主記憶體之部分之一區塊用作該記憶體快取之部分。
  9. 如請求項7之方法，其中將分配用作該主記憶體之部分之一區塊中之記憶體單元程式化為多位階記憶體單元(MLC)，且其中將分配用作該記憶體快取之部分之一區塊中之記憶體單元程式化為單位階記憶體單元(SLC)。
  10. 如請求項7之方法，其中分配先前分配用作該主記憶體之部分之一區塊用作該記憶體快取之部分包括：在程式化該區塊之記憶體單元為MLC單元至程式化該區塊之該等記憶體單元為SLC單元之間切換。
  11. 如請求項2之方法，其中判定是否支援該記憶體裝置之一檔案系統包括：判定該記憶體裝置之該檔案系統是否支援動態快取大小調整及啟用動態記憶體快取大小調整。
  12. 如請求項2之方法，其中判定是否支援該記憶體裝置之一檔案系統包括：判定是否接收到支援容許刪除邏輯區塊位址之一範圍之一協定之一命令。
  13. 如請求項2之方法，其中若該特定檔案系統不支援動態記憶體快取大小調整或未接收到支援刪除該記憶體裝置之邏輯區塊位址之一範圍之一命令，則停用動態記憶體快取大小調整。
  14. 一種記憶體裝置，其包括：記憶體單元之一陣列，其包括一記憶體快取；及記憶體控制電路，其耦合至記憶體單元之該陣列並經 組態以判定記憶體單元之該陣列中之可用記憶體並回應於該可用記憶體調整該記憶體快取之一大小。
  15. 如請求項14之記憶體裝置，其中調整該記憶體快取之該大小包括：調整記憶體單元被程式化為SLC單元之該陣列之若干區塊。
  16. 如請求項14之記憶體裝置，其中該記憶體控制電路係進一步經組態以：回應於所使用之一檔案系統而啟用或停用動態記憶體快取大小調整。
  17. 如請求項14之記憶體裝置，其中該記憶體控制電路係經組態以：回應於可用記憶體達到複數個可用記憶體臨限值之一者而增加該記憶體快取之該大小。
  18. 如請求項17之記憶體裝置，其中該複數個可用記憶體臨限值形成可用記憶體之一步階函數。
  19. 如請求項14之記憶體裝置，其中該記憶體控制電路係經組態以：依據在一特定時間週期該可用記憶體增加或降低來動態調整該記憶體快取之該大小。
TW101118861A 2011-05-31 2012-05-25 用於動態記憶體快取大小調整之方法及執行該方法之記憶體裝置 TWI456392B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US13/118,721 US8886911B2 (en) 2011-05-31 2011-05-31 Dynamic memory cache size adjustment in a memory device

Publications (2)

Publication Number Publication Date
TW201301031A true TW201301031A (zh) 2013-01-01
TWI456392B TWI456392B (zh) 2014-10-11

Family

ID=47260161

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101118861A TWI456392B (zh) 2011-05-31 2012-05-25 用於動態記憶體快取大小調整之方法及執行該方法之記憶體裝置

Country Status (7)

Country Link
US (2) US8886911B2 (zh)
EP (1) EP2715548B1 (zh)
JP (1) JP5808853B2 (zh)
KR (1) KR101547418B1 (zh)
CN (1) CN103562883B (zh)
TW (1) TWI456392B (zh)
WO (1) WO2012166304A2 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10409726B2 (en) 2017-10-30 2019-09-10 Micron Technology, Inc. Dynamic L2P cache

Families Citing this family (68)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8874994B2 (en) 2011-07-22 2014-10-28 Sandisk Technologies Inc. Systems and methods of storing data
KR20130060791A (ko) * 2011-11-30 2013-06-10 삼성전자주식회사 마모도 제어 로직을 포함하는 메모리 시스템, 데이터 저장 장치, 메모리 카드, 그리고 솔리드 스테이트 드라이브
US9348741B1 (en) * 2011-12-19 2016-05-24 Western Digital Technologies, Inc. Systems and methods for handling write data access requests in data storage devices
US20130219146A1 (en) * 2012-02-16 2013-08-22 Micron Technology, Inc. Method, device and system for a configurable address space for non-volatile memory
US8990477B2 (en) * 2012-04-19 2015-03-24 Sandisk Technologies Inc. System and method for limiting fragmentation
KR102147359B1 (ko) * 2012-06-29 2020-08-24 삼성전자 주식회사 비휘발성 메모리 장치의 관리 방법 및 비휘발성 메모리 장치
US9128845B2 (en) * 2012-07-30 2015-09-08 Hewlett-Packard Development Company, L.P. Dynamically partition a volatile memory for a cache and a memory partition
KR20140069659A (ko) * 2012-11-29 2014-06-10 성균관대학교산학협력단 플래시 메모리용 파일 시스템
GB2511325A (en) * 2013-02-28 2014-09-03 Ibm Cache allocation in a computerized system
US9569352B2 (en) * 2013-03-14 2017-02-14 Sandisk Technologies Llc Storage module and method for regulating garbage collection operations based on write activity of a host
KR102121333B1 (ko) * 2013-10-28 2020-06-11 에스케이하이닉스 주식회사 반도체 시스템 및 이의 동작 방법
US9558124B2 (en) * 2013-11-08 2017-01-31 Seagate Technology Llc Data storage system with passive partitioning in a secondary memory
US9471254B2 (en) 2014-04-16 2016-10-18 Sandisk Technologies Llc Storage module and method for adaptive burst mode
US10430328B2 (en) * 2014-09-16 2019-10-01 Sandisk Technologies Llc Non-volatile cache and non-volatile storage medium using single bit and multi bit flash memory cells or different programming parameters
US10452280B2 (en) * 2014-10-03 2019-10-22 International Business Machines Corporation Hybrid storage system employing reconfigurable memory
US10102118B2 (en) * 2014-10-30 2018-10-16 Toshiba Memory Corporation Memory system and non-transitory computer readable recording medium
US11347637B2 (en) 2014-10-30 2022-05-31 Kioxia Corporation Memory system and non-transitory computer readable recording medium
US9542328B2 (en) * 2015-01-26 2017-01-10 International Business Machines Corporation Dynamically controlling a file system write cache
WO2016122466A1 (en) * 2015-01-27 2016-08-04 Hewlett Packard Enterprise Development Lp Transferring a variable data payload
EP3262653B1 (en) * 2015-05-08 2019-04-03 SanDisk Technologies LLC Data mapping for non-volatile storage
US10096355B2 (en) * 2015-09-01 2018-10-09 Sandisk Technologies Llc Dynamic management of programming states to improve endurance
US20170075812A1 (en) * 2015-09-16 2017-03-16 Intel Corporation Technologies for managing a dynamic read cache of a solid state drive
US10140030B2 (en) 2015-11-02 2018-11-27 International Business Machines Corporation Dynamic modulation of cache memory
US10037149B2 (en) * 2016-06-17 2018-07-31 Seagate Technology Llc Read cache management
US9990158B2 (en) 2016-06-22 2018-06-05 Sandisk Technologies Llc Storage system and method for burst mode management using transfer RAM
US10552327B2 (en) * 2016-08-23 2020-02-04 Apple Inc. Automatic cache partitioning
US10359933B2 (en) * 2016-09-19 2019-07-23 Micron Technology, Inc. Memory devices and electronic systems having a hybrid cache including static and dynamic caches with single and multiple bits per cell, and related methods
KR101948988B1 (ko) * 2016-12-12 2019-02-15 주식회사 엘지유플러스 캐시를 이용한 파일 실행 방법 및 그 장치
US10049047B1 (en) 2017-03-10 2018-08-14 Toshiba Memory Corporation Multibit NAND media using pseudo-SLC caching technique
US10095626B2 (en) 2017-03-10 2018-10-09 Toshiba Memory Corporation Multibit NAND media using pseudo-SLC caching technique
KR101961547B1 (ko) * 2017-04-28 2019-07-05 주식회사 엘지유플러스 가상 파일시스템 처리를 위한 장치 및 그 방법
TWI630540B (zh) * 2017-07-13 2018-07-21 慧榮科技股份有限公司 資料儲存裝置及非揮發式記憶體操作方法
US10347329B2 (en) 2017-08-29 2019-07-09 Micron Technology, Inc. Reflow protection
US10522229B2 (en) 2017-08-30 2019-12-31 Micron Technology, Inc. Secure erase for data corruption
US10545685B2 (en) * 2017-08-30 2020-01-28 Micron Technology, Inc. SLC cache management
US10572388B2 (en) * 2017-08-30 2020-02-25 Micron Technology, Inc. Managed NVM adaptive cache management
US10579288B2 (en) 2017-08-31 2020-03-03 Micron Technology, Inc. Prioritized security
US10096380B1 (en) 2017-08-31 2018-10-09 Micron Technology, Inc. Erase page check
JP7030463B2 (ja) 2017-09-22 2022-03-07 キオクシア株式会社 メモリシステム
JP2022062264A (ja) * 2017-09-22 2022-04-19 キオクシア株式会社 メモリシステム
US10908832B2 (en) 2017-10-31 2021-02-02 Micron Technology, Inc. Common pool management
US10521146B1 (en) 2017-11-09 2019-12-31 Micron Technology, Inc. UFS based idle time garbage collection management
US10229735B1 (en) 2017-12-22 2019-03-12 Intel Corporation Block management for dynamic single-level cell buffers in storage devices
CN108287794A (zh) * 2018-01-26 2018-07-17 国科美国研究实验室 Nand闪存的动态管理方法
KR102535104B1 (ko) * 2018-03-19 2023-05-23 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
US10909040B2 (en) 2018-04-19 2021-02-02 Intel Corporation Adaptive calibration of nonvolatile memory channel based on platform power management state
CN108572924B (zh) * 2018-04-20 2021-10-08 华中科技大学 一种3d mlc闪存设备的请求处理方法
CN113168377B (zh) 2018-10-29 2024-04-23 美光科技公司 Slc高速缓存分配
US20200183838A1 (en) * 2018-12-10 2020-06-11 International Business Machines Corporation Dynamic cache resize taking into account underlying raid characteristics
KR20200091679A (ko) 2019-01-23 2020-07-31 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작방법
US10983829B2 (en) 2019-07-12 2021-04-20 Micron Technology, Inc. Dynamic size of static SLC cache
US20210042236A1 (en) * 2019-08-06 2021-02-11 Micron Technology, Inc. Wear leveling across block pools
US11237732B2 (en) * 2019-08-06 2022-02-01 Intel Corporation Method and apparatus to improve write bandwidth of a block-based multi-level cell nonvolatile memory
US10950313B1 (en) 2019-08-28 2021-03-16 Micron Technology, Inc. Responding to changes in available power supply
KR20210057254A (ko) 2019-11-11 2021-05-21 삼성전자주식회사 스토리지 장치 및 그 동작방법
US11656773B2 (en) * 2020-04-28 2023-05-23 EMC IP Holding Company LLC Automatic management of file system capacity using predictive analytics for a storage system
US11740789B2 (en) 2020-05-18 2023-08-29 EMC IP Holding Company LLC Automated storage capacity provisioning using machine learning techniques
US11366754B2 (en) * 2020-07-28 2022-06-21 Micron Technology, Inc. Adjustable buffer memory space
JP2022030146A (ja) * 2020-08-06 2022-02-18 キオクシア株式会社 メモリシステムおよび書き込み制御方法
US11449229B2 (en) 2020-10-20 2022-09-20 Red Hat, Inc. Dynamically resizing a region of volatile memory based on a charge level of a backup battery supply
US11256620B1 (en) * 2020-11-13 2022-02-22 Micron Technology, Inc. Cache management based on memory device over-provisioning
US20220188242A1 (en) * 2020-12-11 2022-06-16 Micron Technology, Inc. Multi-tier cache for a memory system
US11908504B2 (en) 2021-04-13 2024-02-20 Seagate Technology Llc Front end buffer having ferroelectric field effect transistor (FeFET) based memory
CN113805812B (zh) * 2021-09-22 2024-03-05 深圳宏芯宇电子股份有限公司 一种缓存管理方法、装置、设备及存储介质
TWI793932B (zh) 2021-12-21 2023-02-21 建興儲存科技股份有限公司 固態儲存裝置及其相關的寫入控制方法
US20240061589A1 (en) * 2022-08-17 2024-02-22 Micron Technology, Inc. Code rate as function of logical saturation
CN115168247B (zh) * 2022-09-02 2022-12-02 北京登临科技有限公司 用于并行处理器中动态共享存储空间的方法及相应处理器
TWI814666B (zh) * 2022-12-14 2023-09-01 慧榮科技股份有限公司 資料儲存裝置與動態決定緩存器大小的方法

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7127560B2 (en) * 2003-10-14 2006-10-24 International Business Machines Corporation Method of dynamically controlling cache size
US7752391B2 (en) * 2006-01-20 2010-07-06 Apple Inc. Variable caching policy system and method
JP4805696B2 (ja) * 2006-03-09 2011-11-02 株式会社東芝 半導体集積回路装置およびそのデータ記録方式
JP2007305210A (ja) * 2006-05-10 2007-11-22 Toshiba Corp 半導体記憶装置
US7711890B2 (en) * 2006-06-06 2010-05-04 Sandisk Il Ltd Cache control in a non-volatile memory device
US8489817B2 (en) * 2007-12-06 2013-07-16 Fusion-Io, Inc. Apparatus, system, and method for caching data
JP2009003569A (ja) * 2007-06-19 2009-01-08 Toshiba Corp 半導体記憶装置
JP2009043030A (ja) * 2007-08-09 2009-02-26 Hitachi Ltd ストレージシステム
US8484432B2 (en) * 2008-03-11 2013-07-09 Kabushiki Kaisha Toshiba Memory system
JP4558054B2 (ja) * 2008-03-11 2010-10-06 株式会社東芝 メモリシステム
KR101456592B1 (ko) 2008-06-17 2014-10-31 삼성전자주식회사 멀티-비트 플래시 메모리 장치 및 그것의 플래그 셀 분석방법
US8843691B2 (en) 2008-06-25 2014-09-23 Stec, Inc. Prioritized erasure of data blocks in a flash storage device
US20100017556A1 (en) 2008-07-19 2010-01-21 Nanostar Corporationm U.S.A. Non-volatile memory storage system with two-stage controller architecture
JP2010026933A (ja) * 2008-07-23 2010-02-04 Toshiba Corp メモリシステム、ホスト装置
TWI385516B (zh) * 2008-08-12 2013-02-11 Phison Electronics Corp 快閃記憶體儲存系統及其資料寫入方法
US8407400B2 (en) * 2008-11-12 2013-03-26 Micron Technology, Inc. Dynamic SLC/MLC blocks allocations for non-volatile memory
US8040744B2 (en) * 2009-01-05 2011-10-18 Sandisk Technologies Inc. Spare block management of non-volatile memories
US8244960B2 (en) * 2009-01-05 2012-08-14 Sandisk Technologies Inc. Non-volatile memory and method with write cache partition management methods
US20100332922A1 (en) * 2009-06-30 2010-12-30 Mediatek Inc. Method for managing device and solid state disk drive utilizing the same
US8479080B1 (en) * 2009-07-12 2013-07-02 Apple Inc. Adaptive over-provisioning in memory systems
US20110107042A1 (en) * 2009-11-03 2011-05-05 Andrew Herron Formatting data storage according to data classification
US8677054B1 (en) * 2009-12-16 2014-03-18 Apple Inc. Memory management schemes for non-volatile memory devices
US8402243B2 (en) * 2010-02-25 2013-03-19 Apple Inc. Dynamically allocating number of bits per cell for memory locations of a non-volatile memory
US20110252187A1 (en) * 2010-04-07 2011-10-13 Avigdor Segal System and method for operating a non-volatile memory including a portion operating as a single-level cell memory and a portion operating as a multi-level cell memory
US9021177B2 (en) * 2010-04-29 2015-04-28 Densbits Technologies Ltd. System and method for allocating and using spare blocks in a flash memory
US9158695B2 (en) * 2011-08-09 2015-10-13 Seagate Technology Llc System for dynamically adaptive caching
US9152548B2 (en) * 2012-01-17 2015-10-06 Vmware, Inc. Controlling access to a privileged resource in user-mode system level mobile virtualization using a ptrace () system call
US9804960B2 (en) * 2013-03-14 2017-10-31 Western Digital Technologies, Inc. Overprovision capacity in a data storage device

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10409726B2 (en) 2017-10-30 2019-09-10 Micron Technology, Inc. Dynamic L2P cache
TWI704455B (zh) * 2017-10-30 2020-09-11 美商美光科技公司 Nand記憶體裝置、藉由一nand記憶體裝置之一控制器執行之方法及其機器可讀媒體
US11119933B2 (en) 2017-10-30 2021-09-14 Micron Technology, Inc. Dynamic L2P cache
US11726919B2 (en) 2017-10-30 2023-08-15 Micron Technology, Inc. Dynamic L2P cache

Also Published As

Publication number Publication date
EP2715548B1 (en) 2019-10-30
TWI456392B (zh) 2014-10-11
WO2012166304A2 (en) 2012-12-06
JP5808853B2 (ja) 2015-11-10
US8886911B2 (en) 2014-11-11
US9195604B2 (en) 2015-11-24
EP2715548A2 (en) 2014-04-09
EP2715548A4 (en) 2014-12-17
WO2012166304A3 (en) 2013-01-24
KR20140016377A (ko) 2014-02-07
US20120311293A1 (en) 2012-12-06
US20150026416A1 (en) 2015-01-22
KR101547418B1 (ko) 2015-08-25
CN103562883B (zh) 2016-05-18
JP2014515531A (ja) 2014-06-30
CN103562883A (zh) 2014-02-05

Similar Documents

Publication Publication Date Title
US9195604B2 (en) Dynamic memory cache size adjustment in a memory device
JP5728672B2 (ja) ハイブリッドメモリ管理
KR20200133817A (ko) 호스트 논리적-대-물리적 정보 리프레시
US11386005B2 (en) Memory system, memory controller, and method of operating memory system for caching journal information for zone in the journal cache
KR20100010355A (ko) 플래시 메모리 장치 및 그것의 프로그램 및 소거 방법
CN111435289B (zh) 映射数据访问性能提高的存储器控制器及其操作方法
US20210407607A1 (en) Memory system, memory controller, and method of operating memory system
US11216208B1 (en) Memory system, memory controller, and operation method of memory system
US20210365382A1 (en) Memory system, memory controller, and operation method thereof
US11327902B2 (en) Memory system, memory controller, and operation method of memory system for setting lock on map segments cached in map cache
CN111338978B (zh) 存储装置以及操作存储装置的方法
CN113010096A (zh) 存储装置及其操作方法
KR20210128780A (ko) 메모리 컨트롤러 및 이를 포함하는 저장 장치
US11474726B2 (en) Memory system, memory controller, and operation method thereof
US20210132804A1 (en) Storage device and method of operating the storage device
US20240094923A1 (en) Memory system
US11675712B2 (en) Memory system, memory controller, and operation method of memory system
US11893255B2 (en) Memory system for managing data corresponding to a plurality of zones and operating method thereof
US11709610B2 (en) Memory system, memory controller and operating method
US20240143192A1 (en) Memory system and operating method thereof
KR20230011595A (ko) 시스템 및 시스템의 동작 방법