KR20140016377A - 메모리 디바이스에서의 동적 메모리 캐시 사이즈 조절 - Google Patents

메모리 디바이스에서의 동적 메모리 캐시 사이즈 조절 Download PDF

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Abstract

동적으로 메모리 캐시 사이즈를 조절하고, 동적으로 메모리 캐시 사이즈의 조절을 인에이블하는 방법, 메모리 디바이스, 및 메모리 시스템이 개시된다. 동적으로 메모리 캐시 사이즈를 조절하는 하나의 이러한 방법은 메모리 어레이에서 이용가능한 메모리 공간을 결정하고 상기 이용가능한 메모리 공간에 응답하여 상기 메모리 어레이에서 메모리 캐시의 사이즈를 동적으로 조절한다.

Description

메모리 디바이스에서의 동적 메모리 캐시 사이즈 조절{DYNAMIC MEMORY CACHE SIZE ADJUSTMENT IN A MEMORY DEVICE}
본 실시예는 일반적으로 메모리에 관한 것이고, 특정 실시예는 MLC 메모리에 있는 동적 SLC 캐시에 관한 것이다.
플래시 메모리 디바이스는 광범위한 전자 애플리케이션을 위한 비휘발성 메모리의 일반적인 소스로 개발되었다. 플래시 메모리 디바이스는 일반적으로 높은 메모리 밀도, 높은 신뢰성, 및 낮은 전력 소비를 가능하게 하는 하나의 트랜지스터 메모리 셀을 사용한다. 플래시 메모리의 일반적인 사용은 퍼스널 컴퓨터, 플래시 드라이브, 디지털 카메라, 및 셀룰러 전화를 포함한다. 프로그램 코드 및 시스템 데이터, 예를 들어 기본 입력/출력 시스템(basic input/output system: BIOS)은 일반적으로 퍼스널 컴퓨터 시스템에 사용하는 플래시 메모리 디바이스에 저장된다.
대표적인 플래시 메모리 디바이스는, 메모리 셀의 어레이가 일반적으로 블록마다에 기초하여 소거될 수 있는 (및 페이지마다에 기초하여 재프로그래밍될 수 있는) 메모리 블록으로 구성되어 있는 메모리 유형이다. 전하 저장 구조(예를 들어, 플로팅 게이트 또는 전하 트랩) 또는 다른 물리적 현상(예를 들어, 위상 변화 또는 분극)의 소거 또는 프로그래밍을 통해 각 메모리 셀의 임계 전압을 변화시키면 각 셀에 프로그래밍되는 데이터 값이 결정된다. 이런 유형의 셀에서 데이터는 전하 저장 구조 내 전하의 존재 또는 부재에 의해 결정된다.
프로그래밍 동작은 일반적으로 특정 메모리 셀의 임계 전압을 증가시키기 위하여 프로그래밍되는 메모리 셀의 제어 게이트에 인가되는 점증적으로 증가하는 프로그래밍 펄스의 시리즈를 포함한다. 각 메모리 셀은 셀의 임계 전압(Vt)이 이 셀에 프로그래밍되는 데이터 값을 나타내는 단일 레벨 셀(single level cell: SLC) 메모리 또는 다중 레벨 셀(multiple level cell: MLC) 메모리로 프로그래밍될 수 있다. 예를 들어, SLC 메모리에서, 2.5V의 Vt는 프로그래밍된 셀을 나타내는 것인 반면 -0.5V의 Vt는 소거된 셀(erased cell)을 나타내는 것일 수 있다. MLC 메모리는 상이한 상태를 각각 나타내는 다수의 Vt 범위를 사용한다. 다중레벨 셀은 비트 패턴을 특정 Vt 범위에 할당하는 것에 의해 전통적인 플래시 셀의 아날로그 특성을 이용할 수 있다. 이 기술은 셀에 할당된 Vt 범위의 양에 따라 셀마다 2개 이상의 비트를 나타내는 데이터 값을 저장할 수 있게 한다.
메모리 셀의 블록을 프로그래밍하는 동안, 메모리 셀의 고정된 캐시는 일반적으로 메모리 셀의 블록으로 프로그래밍되는 데이터를 임시로 저장하는데 사용된다. 예를 들어, MLC 메모리 디바이스에서, 고정된 사이즈 SLC 캐시는 메모리 셀의 MLC 블록으로 프로그래밍하기 위한 데이터를 저장하는데 사용될 수 있다. 이것은 메모리 신뢰성을 개선할 수 있다. 메모리 성능은 또한 캐시가 거의 가득 차게 되기 이전에는 개선되지만, 가득 찬 시점에서는 캐시의 일부가 MLC 블록으로 이동하여야 캐시에 더 많은 여유 공간이 생성되므로, 캐시의 성능 장점이 감소될 수 있다. 이 성능 개선은 캐시의 사이즈의 함수이지만 메모리의 고정된 부분이 SLC 캐시로 사용되고 MLC와 동일한 효율로 유저 데이터를 저장하는데는 사용될 수 없으므로 유저 용량을 감소시키는 단점을 지닌다.
전술한 이유, 및 본 명세서를 읽어서 이해할 때 이 기술 분야에 통상의 지식을 가진 자에게는 명백한 다른 이유 때문에, 프로그래밍 동안 데이터를 일시적으로 저장하는 보다 효율적인 방식이 이 기술 분야에 요구된다.
도 1은 메모리 캐시를 병합하는 메모리 디바이스에 있는 메모리 어레이의 일 실시예의 블록도;
도 2는 도 1의 블록도에 따라 메모리 어레이의 일부분의 일 실시예의 개략도;
도 3은 동적 캐시 사이즈 조절을 위한 방법의 일 실시예의 흐름도;
도 4는 캐시 사이즈를 조절할 때를 결정하기 위한 하나의 함수의 일 실시예를 도시한 도면;
도 5는 캐시 사이즈를 조절할 때를 결정하기 위한 함수의 다른 실시예를 도시한 도면;
도 6은 메모리 시스템의 일 실시예의 블록도.
이하 상세한 설명에서는, 본 명세서의 일부를 형성하고 특정 실시예를 예로서 도시하는 첨부 도면을 참조한다. 도면에서 동일한 참조 부호는 여러 도면에 걸쳐 실질적으로 유사한 구성요소를 기술한다. 다른 실시예도 이용될 수 있고, 구조적, 논리적, 및 전기적 변화들이 본 발명의 범위를 벗어남이 없이 이루어질 수 있다. 그러므로 이하 상세한 설명은 발명을 제한하는 의미로 해석되어서는 안 된다.
도 1은 동적 메모리 캐시(102)를 병합하는 메모리 디바이스의 메모리 어레이(104)의 일 실시예의 블록도를 도시한다. 메모리(104)는 파티션으로 분할(partitioned)되고, 제1 파티션(이후 본 명세서에서 이 파티션 내 셀은 MLC 모드로 프로그래밍되어 메인 MLC 메모리라고 지칭됨) 및 제2 파티션(102)(이후 본 명세서에서 이 파티션 내 셀은 SLC 모드로 프로그래밍되어 동적 SLC 메모리 캐시라고 지칭됨)를 포함한다. 일 실시예에서 메모리 어레이(100) 내 메인 메모리에 할당된 블록은 MLC로 사용되고 동적 메모리 캐시(102)에 할당된 블록은 SLC로 사용된다. 동적 메모리 캐시에서, 블록의 할당은 동적으로 변화되고 고정되어 있지 않고, 블록은 MLC 또는 SLC에 유지되거나 또는 MLC 또는 SLC로 사용되는 것 사이에서 스위칭될 수 있다. 일반성을 상실함이 없이, 캐시(102)에 사용되는 블록은 SLC 캐시 블록이라고 지칭되고 유저 데이터를 저장하는데 사용되는 블록은 MLC 메인 메모리 블록이라고 지칭된다.
전형적인 종래 기술의 메모리 캐시는 사이즈가 고정되어 있어서 메모리 어레이의 일부분이 일시적 데이터 캐시에 항상 전용되도록 항상 인에이블되어 있어, 유저 데이터를 저장하는데 이용가능한 메모리의 양을 감소시킨다. 도 1의 동적 데이터 캐시(102)는 이용가능한 자유 공간에 따라 사이즈가 동적으로 조절되고, 항상 인에이블되는 것은 아닐 수 있다. 따라서, 동적 메모리 캐시(102)는 캐시 사이즈를 동적으로 조절하는 캐시 함수를 달성하기 위해 필요한 것보다 더 많은 메모리를 차지하지 않도록 동적으로 조절될 수 있다. 본 발명의 또 다른 특징은 MLC 및 SLC에의 메모리 파티션이 어레이 또는 블록 레벨에 있을 수 있다는 것이다. 본 발명의 더 다른 특징은 파티션에 있는 어레이 또는 블록이 연속적이어야 하는 것은 아니라는 것이다. 일부 시스템에서 데이터는 항상 캐시에 제일 먼저 기록된다. 다른 시스템에서 데이터의 일부 유형만이 캐시, 예를 들어 페이지 사이즈보다 더 작은 데이터에 기록된다. 고정된 또는 동적인 메모리 캐시를 구비하는 시스템에서 일부 이벤트는 유효 데이터를 캐시로부터 메인 메모리 블록으로 이동시키는 것을 트리거할 수 있다(일부 시스템에서 캐시 내 유효 및 무효 데이터가 이동될 수 있다). 이러한 이벤트는 캐시에 있는 자유로운 블록의 수가 임계값 미만인 것을 포함한다. 캐시 내 블록은 메인 메모리로 이동될 때 블록이 소거되고 재사용된다. 유사하게, 구(old) 및 신(new) 데이터를 포함하는 메인 메모리 내 블록은 신 데이터를 메인 메모리 내 다른 블록으로 이동시킨 다음 구 블록을 소거하는 것에 의해 재사용될 수 있다.
동적 SLC 메모리 캐시(102)는 메모리 어레이(104)의 메모리에서 가변적인 수의 메모리 블록을 사용하여 메인 메모리 어레이(100)에 프로그래밍될 데이터를 일시적으로 저장한다. 예를 들어, 동적 SLC 메모리 캐시(102)는 데이터의 상부 페이지(upper page)가 메인 MLC 메모리(100)에 성공적으로 프로그래밍될 때까지 데이터의 모든 페이지(하부 및 상부 페이지)를 저장할 수 있다. 이것은 전력 단전(power failure)이 상부 페이지 프로그래밍 동안 발생하는 경우 메인 MLC 메모리 어레이(100)에서 이전에 프로그래밍된 하부 페이지의 손상을 감소시킬 수 있다. 일 실시예에서, 데이터는 SLC 내 동적 메모리 캐시(102) 블록에 저장되고, MLC 블록에서 페이지를 프로그래밍하는데 요구되는 모든 페이지가 (동적 메모리 캐시(102)에서) 이용가능할 때 데이터는 메인 메모리 어레이(100) 내 블록으로 이동되어서, 캐시(102)는 MLC 메인 메모리 어레이(100)의 하나의 페이지가 프로그래밍될 때까지 요구되는 데이터의 모든 페이지를 저장할 수 있다. 예를 들어, SLC 동적 메모리 캐시(102)는 MLC 메인 메모리 어레이(100)의 상부 페이지가 성공적으로 프로그래밍될 때까지 데이터의 하부 페이지를 저장할 수 있다. 이것은 전력 단전이 상부 페이지 프로그래밍 동안 발생하는 경우 MLC 메인 메모리 어레이(100)에서 이전에 프로그래밍된 하부 페이지의 손상을 감소시킬 수 있다.
도 2는 비휘발성 메모리 셀의 시리즈 스트링을 포함하는, 도 1에 도시된 바와 같은, NAND 아키텍처 메모리 어레이(201)의 일부의 일 실시예의 개략도를 도시한다. 메모리 어레이의 본 실시예는 도시된 NAND 아키텍처로 제한되지 않는다. 대안적인 실시예는 NOR 또는 다른 아키텍처를 또한 사용할 수 있다.
메모리 어레이(201)는 시리즈 스트링(204, 205)과 같은 열(column)로 배열된 비휘발성 메모리 셀(예를 들어, 플로팅 게이트)의 어레이를 포함한다. 각 셀은 각 시리즈 스트링(204, 205)의 소스에 드레인이 연결된다. 다수의 시리즈 스트링(204, 205)에 걸쳐 있는 액세스 라인(예를 들어 워드 라인)(WL0 - WL31)은 행(row)으로 메모리 셀의 제어 게이트를 바이어스하기 위하여 행으로 각 메모리 셀의 제어 게이트에 연결된다. 짝수/홀수 비트 라인(BL_E, BL_O)과 같은 데이터 라인은 시리즈 스트링에 연결되고 종국적으로 선택된 비트 라인 상의 전류 또는 전압을 센싱하는 것에 의해 각 셀의 상태를 검출하는 센스 회로에 연결된다.
메모리 셀의 각 시리즈 스트링(204, 205)은 소스 선택 게이트(216, 217)(예를 들어, 트랜지스터)에 의해 소스 라인(206)에 연결되고 드레인 선택 게이트(212, 213)(예를 들어, 트랜지스터)에 의하여 개별 비트 라인(BL_E, BL_O)에 연결된다. 소스 선택 게이트(216, 217)는 제어 게이트에 연결된 소스 선택 게이트 제어 라인(SG(S))(218)에 의하여 제어된다. 드레인 선택 게이트(212, 213)는 드레인 선택 게이트 제어 라인(SG(D))(214)에 의하여 제어된다.
도 3은 도 1에 도시된 동적 메모리 캐시의 사이즈를 동적으로 조절하는 방법의 일 실시예의 흐름도를 도시한다. 일부 파일 시스템은 인식되지 않을 수 있으므로, 본 방법은 메모리 디바이스에서 구현된(예를 들어, 설치된, 실행된) 파일 시스템이 지원되는 것인지의 여부를 결정한다(300). 이 기술 분야에 잘 알려진 바와 같이, 파일 시스템(예를 들어, 파일 할당 테이블(FAT), 파일 시스템(New Technology File System: NTFS)은 컴퓨터 파일 및 그 데이터를 저장하고 구성하는 방법이다. 이 시스템은 이들 파일을 컴퓨터의 운영 시스템에 의하여 저장하고 구성하고 조작하고 검색하기 위한 데이터베이스로 구성한다.
동적인 파일 시스템이 캐시 사이즈 조절(300)을 지원하지 않는다면, 동적 메모리 캐시 조절이 디스에이블(disabled)된다(310). 동적 메모리 캐시 사이즈 조절은 메모리 디바이스가 메모리 캐시 사이즈의 동적 변화를 구현하기 위하여 논리적 블록 어드레스의 범위의 삭제를 허용하는 임의의 커맨드 프로토콜(command protocol)을 지원하는 경우에도 여전히 구현될 수 있다. 이 기술 분야에 알려진 하나의 이러한 프로토콜은 일반적으로 일반적으로 TRIM 프로토콜이라고 지칭된다. 따라서 TRIM 커맨드가 수신되었는지의 여부가 결정된다(302). 이 단계(302)는 TRIM 커맨드가 수신될 때까지 반복된다. TRIM 커맨드가 수신되면(302), 동적 메모리 캐시가 인에이블(enabled)된다(304).
동적 메모리 캐시의 사이즈가 메인 메모리 어레이에서 이용가능한 메모리 공간에 응답하여 조절되므로, 메인 메모리 어레이에서 이용가능한 메모리 공간이 결정된다(306). 이용가능한 메모리 공간의 양은 끊임 없이(constantly) 변화할 수 있다 . 일 실시예에서, 메인 메모리 어레이에서 이용가능한 메모리 공간의 양은 매 기록 또는 소거 동작 후에 결정될 수 있다. 다른 실시예에서, 이용가능한 메모리 공간의 양은 주기적으로 또는 랜덤한 시간에 결정될 수 있다. 이용가능한 메모리 공간은 즉시 사용을 위한 것으로 타깃 지정되지 않은 소거된 메모리 및 아직 소거되지 않았으나 메모리에 저장된 데이터가 오래된 것이어서 더 이상 유효하지 않은 메모리를 모두 포함할 수 있다. 더 다른 실시예에서, 이용가능한 메모리의 양은 수신된 TRIM 커맨드(TRIM가 지원되는 경우)에 응답하여, 또는 알려진 파일 시스템의 경우에, 클러스터가 할당해제되거나 또는 기록될 때 조절된다.
더 다른 실시예에서, 이용가능한 메모리의 양은 TRIM 커맨드(TRIM가 지원되는 경우)에 응답하여 또는, 알려진 파일 시스템의 경우에, 클러스터가 할당해제되거나 또는 기록될 때 조절된다. 고정 또는 동적 메모리 캐시를 구비하는 시스템에서, 일부 이벤트는 유효 데이터(또는, 선택적으로, 유효 및 무효 데이터)를 동적 SLC 캐시 메모리로부터 메인 MLC 메모리 블록으로 이동시키는 것을 트리거할 수 있다. 이러한 이벤트는 캐시 내 자유로운 블록의 수가 임계값 미만에 있는 것을 포함한다. 동적 SLC 캐시에 있는 블록이 메인 MLC 메모리로 이동될 때 블록은 소거되고 이 블록은 재사용되어 자유 블록의 풀에 추가된다. 유사하게, 구 및 신 데이터를 포함하는 메인 MLC 메모리에 있는 블록이 유효 데이터만을 메인 MLC 메모리 내 다른 블록으로 이동시킨 다음 구 블록을 소거하는 것에 의해 재사용될 수 있다.
동적 메모리 캐시의 사이즈는 이용가능한 메모리 공간 308에 응답하여 조절된다. 동적 메모리 캐시의 사이즈는 이용가능한 메모리 공간의 퍼센트(percentage), 모든 이용가능한 메모리 공간, 또는 이용가능한 메모리 공간에서 특정 개수의 블록일 수 있다. 일 실시예에서, 사용되는 이용가능한 메모리 공간의 퍼센트는 또한 동적으로 변화될 수 있다. 예를 들어, 이용가능한 메모리 공간 중 50%만이 한번에 동적 메모리 캐시에 할당될 수 있고, 이용가능한 메모리 공간의 90%는 차후에 동적 메모리 캐시에 할당될 수 있다. 이용가능한 메모리 공간의 퍼센트의 이러한 동적 할당은 원하는 만큼 자주 수행될 수 있다.
도 4는 동적 메모리 캐시를 할당하는데 이용가능한 메모리 공간의 양을 결정하는데 사용될 수 있는 함수의 일 실시예를 도시한다. 이 함수는 이용가능한 메모리 공간의 고정된 퍼센트(예를 들어, 50%)가 동적 메모리 캐시에 할당된 선형 램프 함수(linear ramped function)이다.
이 도면은 x-축을 따라 이용가능한 메모리 공간을 포함하고 y-축을 따라 동적 메모리 캐시의 사이즈를 포함한다. x 및 y-축에 있는 메모리 사이즈 값은, 이 실시예 및 후속 실시예에서, 본 실시예가 특정 값으로 제한되는 것은 아니므로 단지 예시를 위한 목적으로 제시된 것이다. 라인의 기울기는 동적 메모리 캐시에 할당된 이용가능한 메모리 공간의 퍼센트를 결정한다. 도시된 예는 50% 실시예를 도시한다.
도 5는 동적 메모리 캐시를 할당하는데 이용가능한 메모리 공간의 양을 결정하는데 사용될 수 있는 함수의 다른 실시예를 도시한다. 이 함수는 동적으로 메모리 캐시 사이즈를 조절하는 빈도를 감소시키는데 사용될 수 있는 계단형 함수(staircase function)이다.
동적으로 메모리 캐시 사이즈를 변화시키는 것은 여러 클린업 태스크(clean-up task)를 수행하는데 특정 시간 양을 사용한다. 예를 들어, 동적 메모리 캐시의 일부로서 사용된 메모리 블록이 메인 메모리 어레이로 리턴될 때, 이 메모리 블록 내 데이터는 이동될 필요가 있고 메모리 블록은 소거될 필요가 있다. 일 실시예에서, 동적 메모리 캐시의 SLC 메모리 블록은 MLC 메모리 블록으로 재할당된다. 추가적으로, 메모리 어드레스 포인터 및 다른 메모리 보관 태스크는 또한 동적 메모리 캐시 블록을 재할당하도록 수행되어야 한다. 따라서, 일반적으로 동적으로 메모리 캐시 사이즈를 변화시키는 빈도를 감소시키는 것이 바람직하다.
계단형 함수는 동적으로 메모리 캐시 사이즈를 변화시키는 빈도를 감소시키는 하나의 방법이다. 이것은 도 5의 도면을 참조하면 볼 수 있다. 사이즈의 변화를 라인의 기울기에 응답하여 수행하는 도 4의 실시예와 달리, 캐시 사이즈의 변화는 현재 계단이 이용가능한 메모리 공간의 다른 특정 임계값에 도달할 때까지 계단형 함수에서 발생하지 않는다.
예를 들어, 1 MB의 초기 동적 메모리 캐시 사이즈는 이용가능한 메모리 공간이 2 MB 임계값에 도달할 때까지는 변화하지 않는다. 이후 동적 메모리 캐시 사이즈는 2 MB로 증가된다. 도시된 이용가능한 메모리 공간 및 동적 메모리 캐시 사이즈는 이용가능한 메모리 공간의 상이한 양이 메모리의 상이한 양을 동적 메모리 캐시에 재할당하는 것을 트리거할 수 있으므로 단지 예시를 위한 목적으로 제시된 것이다. 유사하게, 도 5에 도시된 계단 함수의 대안적인 실시예는 더 길게 동일한 동적 메모리 캐시 사이즈에 유지되거나 및/또는 임계값에 도달할 때마다 더 많은 양의 메모리를 동적 메모리 캐시에 할당할 수 있다.
동적 메모리 캐시에 할당하는데 이용가능한 메모리 공간의 양을 결정하는 함수의 다른 실시예에서, 캐시 사이즈는 미사용된 이용가능한 메모리의 양이 특정 시간 기간 동안 증가하거나 감소하는지의 함수일 수 있다. 예를 들어, 도 4에 도시된 바와 같이 고정된 퍼센트 대신에, 이용가능한 메모리 공간 사이즈가 특정 시간 기간에 걸쳐 증가하는 경우, 함수는 이용가능한 메모리 공간 사이즈가 특정 시간 기간에 걸쳐 감소하는 경우보다 더 많은 퍼센트의 메모리를 동적 메모리 캐시 사이즈에 할당할 수 있다. 다른 실시예에서, 이용가능한 메모리 공간 사이즈가 특정 시간 기간에 걸쳐 감소하는 경우, 함수는 더 작은 퍼센트의 메모리를 동적 메모리 캐시 사이즈에 할당할 수 있다.
더 다른 실시예에서, 오버헤드(overhead)를 최소화하고 자유로운 공간의 대부분을 캐시에 동적으로 할당하기 위하여 자유로운 (소거된) 블록의 공통 풀이 동적 SLC 캐시 및 메인 MLC 메모리에 모두 사용된다. 자유로운 블록이 요구될 때 (즉, 자유로운 블록의 수가 제1 "시작" 임계값 미만에 있을 때) 동적 SLC 캐시 블록이 재사용되고 자유로운 블록의 수가 제2 "종료" 임계값 이상이 될 때까지 자유로운 풀에 추가된다. 시작 및 종료 임계값은 동적으로 조절될 수 있다. 예를 들어 동적 SLC 캐시 블록의 재사용을 최소화하기를 원하는 경우 호스트로부터 커맨드를 실행하는 전경(foreground) 동안 종료 임계값은 높지 않을 수 있으나, 호스트 커맨드가 없는 배경(background)에서는 종료 임계값은 더 높게 설정될 수 있다.
일 실시예에서, 동적 메모리 캐시 블록으로 할당된 메모리 블록은 연속된 메모리 블록이다. 다른 실시예에서, 동적 메모리 캐시 블록은 연속적이지 않다. 이러한 실시예에서, 비트 맵은 동적 메모리 캐시 블록으로 사용되는 메모리 블록을 나타내고 추적하는데 사용될 수 있다. 다른 실시예에서, SLC 또는 MLC를 나타내는 비트는 논리적-물리적 맵핑을 위해 테이블 내 다른 정보와 결합될 수 있다. 다른 실시예에서, 리스트는 SLC 및 MLC 블록을 위해 유지될 수 있다. 이러한 리스트는 일반적으로 구현의 용이함을 위해 링크된 리스트이다. 다른 실시예에서 SLC 또는 MLC를 나타내는 비트는 논리적-물리적 맵핑을 위해 테이블 내 다른 정보와 결합될 수 있다. 다른 실시예에서, 리스트는 추가적으로 SLC 및 MLC 블록을 위해 유지된다. 이러한 리스트는 일반적으로 구현의 용이함을 위해 링크된 리스트이다.
도 6은 메모리 디바이스(600)의 함수 블록도를 도시한다. 메모리 디바이스(600)는 외부 제어기(610)에 연결된다. 제어기(610)는 마이크로프로세서 또는 일부 다른 유형의 제어기일 수 있다. 메모리 디바이스(600) 및 제어기(610)는 메모리 시스템(620)의 일부를 형성한다. 제어기(610)는 호스트에 연결될 수 있고 제어기(610)는 호스트로부터 커맨드에 응답할 수 있다.
메모리 디바이스(600)는 메모리 셀(예를 들어, 비휘발성 메모리 셀)의 어레이(630)를 포함한다. 메모리 어레이(630)는 워드 라인 행 및 비트 라인 열의 뱅크(bank)로 배열된다. 일 실시예에서, 메모리 어레이(630)의 열은 메모리 셀의 시리즈 스트링을 포함한다.
어드레스 버퍼 회로(640)는 I/O 회로(660)를 통해 제공된 어드레스 신호를 래치하도록 제공된다. 어드레스 신호는 행 디코더(644) 및 열 디코더(646)에 의해 수신되고 디코딩되어 메모리 어레이(630)에 액세스한다.
메모리 디바이스(600)는 센스 증폭기 회로(650)를 사용하여 메모리 어레이 열 내 전압 또는 전류 변화를 센싱(sensing)하는 것에 의해 메모리 어레이(630) 내 데이터를 판독한다. 센스 증폭기 회로(650)는 일 실시예에서 메모리 어레이(630)로부터 데이터의 행을 판독하고 래치하도록 연결된다. 데이터 입력 및 출력 버퍼 회로(660)는 양방향 데이터 통신을 위해 및 제어기(610)와 복수의 데이터 연결(662)을 통해 어드레스 통신을 위해 포함된다. 기록 회로(655)는 데이터를 메모리 어레이에 기록하기 위해 제공된다.
메모리 제어 회로(670)는 제어기(610)로부터 제어 연결(672) 상에 제공된 신호를 디코딩한다. 이들 신호는 데이터 판독, 데이터 기록(프로그램), 및 소거 동작을 포함하는, 메모리 어레이(630) 상의 동작을 제어하는데 사용된다. 메모리 제어 회로(670)는 상태 기계, 시퀀서, 또는 메모리 제어 신호를 생성하는 일부 다른 유형의 제어기일 수 있다. 일 실시예에서, 메모리 제어 회로(670) 및/또는 외부 제어기(610)는 동적으로 메모리 캐시 사이즈의 조절의 실행을 제어하도록 구성된다.
도 6에 도시된 메모리 디바이스는 메모리의 특징을 기본적으로 이해하는 것을 용이하게 하기 위해 간략화된 것이다. 플래시 메모리의 내부 회로 및 함수의 보다 상세히 이해는 기술 분야에 통상의 지식을 가진 자에게는 알려진 것이다.
결론
요약하면, 동적 메모리 캐시 사이즈 조절을 위한 방법의 하나 이상의 실시예는 (예를 들어, SLC로서 사용되는) 메모리 캐시에 할당된 메모리의 양을 동적으로 조절함으로써 메모리 디바이스 내 유저 데이터에 대해 증가된 용량, 성능(판독 또는 기록) 및/또는 신뢰성을 제공할 수 있다.
특정 실시예가 본 명세서에 도시되고 설명되었으나, 이 기술 분야에 통상의 지식을 가진 자라면 동일한 목적을 달성하도록 계산된 임의의 배열이 도시된 특정 실시예 대신에 사용될 수 있다는 것을 이해할 수 있을 것이다. 본 발명의 많은 변형은 이 기술 분야에 통상의 지식을 가진 자에게는 명백할 것이다. 따라서, 본 출원은 본 발명의 변형 또는 변경을 포함하도록 의도된다.

Claims (19)

  1. 동적 메모리 캐시 사이즈 조절을 위한 방법으로서,
    메모리 어레이에서 이용가능한 메모리 공간을 결정하는 단계; 및
    상기 이용가능한 메모리 공간에 응답하여 상기 메모리 어레이 내 메모리 캐시의 사이즈를 조절하는 단계를 포함하는, 동적 메모리 캐시 사이즈 조절을 위한 방법.
  2. 제1항에 있어서,
    상기 메모리 어레이를 포함하는 메모리 디바이스의 파일 시스템이 지원되는지의 여부를 결정하는 단계; 및
    특정 파일 시스템이 지원되는 경우 동적 메모리 캐시 사이즈 조절을 인에이블하는 단계를 더 포함하는, 동적 메모리 캐시 사이즈 조절을 위한 방법.
  3. 제1항에 있어서, 상기 이용가능한 메모리 공간은 사용을 위해 타깃 지정되지 않은 소거된 메모리(erased memory) 또는 유효하지 않은 데이터를 저장하는 미소거 메모리(unerased memory) 중 하나인 것인, 동적 메모리 캐시 사이즈 조절을 위한 방법.
  4. 제1항에 있어서, 상기 메모리 캐시의 사이즈는 상기 이용가능한 메모리 공간의 퍼센트인 것인, 동적 메모리 캐시 사이즈 조절을 위한 방법.
  5. 제4항에 있어서, 상기 퍼센트를 동적으로 조절하는 단계를 더 포함하는, 동적 메모리 캐시 사이즈 조절을 위한 방법.
  6. 제4항에 있어서, 상기 이용가능한 메모리 공간의 퍼센트는 상기 이용가능한 메모리 공간의 가변적인 퍼센트인 것인, 동적 메모리 캐시 사이즈 조절을 위한 방법.
  7. 제1항에 있어서, 사이즈를 조절하는 단계는 상기 메모리 캐시로 사용하기 위해 상기 메모리 어레이의 제1 개수의 블록을 할당하는 단계 및 메인 메모리로 사용하기 위해 상기 메모리 어레이의 제2 개수의 블록을 할당하는 단계를 포함하는 것인 방법.
  8. 제7항에 있어서, 제1 개수의 블록을 할당하는 단계는 상기 메인 메모리의 일부로서 사용하기 위해 이전에 할당된 블록을 상기 메모리 캐시의 일부로서 사용하기 위해 할당하는 단계를 포함하는 것인, 동적 메모리 캐시 사이즈 조절을 위한 방법.
  9. 제7항에 있어서, 상기 메인 메모리의 일부로서 사용하기 위해 할당된 블록 내 메모리 셀은 MLC 셀로서 프로그래밍되고, 상기 메모리 캐시의 일부로서 사용하기 위해 할당된 블록 내 메모리 셀은 SLC 셀로서 프로그래밍된 것인, 동적 메모리 캐시 사이즈 조절을 위한 방법.
  10. 제7항에 있어서, 상기 메인 메모리의 일부로서 사용하기 위해 이전에 할당된 블록을 상기 메모리 캐시의 일부로서 사용하기 위해 할당하는 단계는 상기 블록의 메모리 셀을 MLC 셀로서 프로그래밍하는 것을 상기 블록의 메모리 셀을 SLC 셀로서 프로그래밍하는 것으로 스위칭하는 단계를 포함하는 것인, 동적 메모리 캐시 사이즈 조절을 위한 방법.
  11. 제2항에 있어서, 상기 메모리 디바이스의 파일 시스템이 지원되는지의 여부를 결정하는 단계는 상기 메모리 디바이스의 상기 파일 시스템이 동적 캐시 사이즈 조절을 지원하는지를 결정하는 단계 및 동적 메모리 캐시 사이즈 조절을 인에이블하는 단계를 포함하는 것인, 동적 메모리 캐시 사이즈 조절을 위한 방법.
  12. 제2항에 있어서, 상기 메모리 디바이스의 파일 시스템이 지원되는지를 결정하는 단계는 논리적 블록 어드레스의 범위의 삭제를 허용하는 프로토콜을 지원하는 커맨드가 수신되었는지를 결정하는 단계를 포함하는 것인, 동적 메모리 캐시 사이즈 조절을 위한 방법.
  13. 제2항에 있어서, 동적 메모리 캐시 사이즈 조절은 상기 특정 파일 시스템이 동적 메모리 캐시 사이즈 조절을 지원하지 않거나 또는 상기 메모리 디바이스의 논리적 블록 어드레스의 범위의 삭제를 지원하는 커맨드가 수신되지 않는 경우에 디스에이블되는 것인, 동적 메모리 캐시 사이즈 조절을 위한 방법.
  14. 메모리 디바이스로서,
    메모리 캐시를 포함하는 메모리 셀의 어레이; 및
    메모리 셀의 어레이에 연결되어, 메모리 셀의 어레이에서 이용가능한 메모리를 결정하고 상기 이용가능한 메모리에 응답하여 상기 메모리 캐시의 사이즈를 조절하도록 구성된 메모리 제어 회로를 포함하는 메모리 디바이스.
  15. 제14항에 있어서, 상기 메모리 캐시의 사이즈를 조절하는 단계는 메모리 셀이 SLC 셀로서 프로그래밍된 어레이의 블록의 수를 조절하는 단계를 포함하는 것인 메모리 디바이스.
  16. 제14항에 있어서, 상기 메모리 제어 회로는 사용되는 파일 시스템에 응답하여 동적 메모리 캐시 사이즈 조절을 인에이블 또는 디스에이블하도록 더 구성된 것인 메모리 디바이스.
  17. 제14항에 있어서, 상기 메모리 제어 회로는 이용가능한 메모리가 복수의 이용가능한 메모리 임계값 중 하나에 도달한 것에 응답하여 상기 메모리 캐시의 사이즈를 증가시키도록 구성된 것인 메모리 디바이스.
  18. 제17항에 있어서, 상기 복수의 이용가능한 메모리 임계값은 이용가능한 메모리의 계단형 함수를 형성하는 것인 메모리 디바이스.
  19. 제14항에 있어서, 상기 메모리 제어 회로는 상기 이용가능한 메모리가 특정 시간 기간에 걸쳐 증가하고 있는지 또는 감소하고 있는지의 여부의 함수로서 상기 메모리 캐시의 사이즈를 동적으로 조절하도록 구성된 것인 메모리 디바이스.
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