TW201248684A - Method for manufacturing semiconductor integrated circuit - Google Patents

Description

201248684 六、發明說明： 【發明所屬之技術領域】 本發明係有關於一種半導體積體電路之製作方法，特別有關於一 種採用金屬硬遮罩(metal hard mask)的半導體積體電路之製作方去 【先前技術】 在目前半導體工業中，鑲嵌技術已經是半導體積體電路中多重金 屬内連線(multi-levd interconnects)的主要技術。鑲嵌技術係可簡述 為首先在介電材料層中_出電路_，然後將導電材料如鋼填二 該電路醜巾’並加以平坦化，進喊成金助連線之製作。依在 介電材料射__之方絲區分，鑲雜術可再細分為溝渠優 先(trench-first)製程、介層洞優先(via_first)、部分介層洞優先 (partial-via-first)製程、以及自行對準(sdf_aligned)製程等。 習知鑲嵌技術係於-包含導電層的基底上依序形成一介電層結 構與一金屬硬遮罩，隨後_化金屬硬遮罩形成-開口，再進^一 飿刻製程，藉蝴口向下蝴介電層結構而形成鑲嵌導線的溝渠圖 案或介層賴案。值得注意的是，麵成開口或者是秘刻製程中 常有掉落難等污騎產生。且掉落雜目為受到本紅及金屬硬 遮罩之間產生的凡得瓦力(VanderWaalsf〇rce)吸引，而附著於金屬 硬遮罩上’或被吸引在金屬硬遮罩周圍。被吸引的掉落微粒即使利 用’月洗製程也無法輕純將掉落齡移除，且掉落微粒的存在阻礙 201248684 了後續酬馳崎行，甚至造成侧後喊闕，案縮小、甚 或不完整賴題。更導致後續形成於溝關σ_金屬發 缺陷，降低了金屬内連線的可靠度。 ' 【發明内容】 因此，本發明係於此提供一種半導體積體電路之製作方法，用以 解決微粒附著於金屬硬料進轉致酬不完全等問題。 根據柄明所提供之巾請專纖圍，係提供—種半導體積體電路 之製作方法。魏作方法魏提供—滅，且錄底上形成有至少 金屬硬遮h接下來對該金屬硬遮罩進行化步驟，圖案化 該金屬硬鮮糾彡成—圖案化金屬硬遮罩。__ 遮罩進行_水賴(H2〇plasm祕理。 根據本發_提供之料體频電路之製作方法，胁 開口之藉由-水賴處理移除該圖案化金屬硬遮軍在圖案化步 驟中^得的正電荷。因此在_化步驟巾產生的掉落絲較不易受 到凡得瓦力的吸引而哺於職化金屬硬料上，而胁由清洗製 因此，後續進行_製程中，係不再因為掉落微粒的 他L，朗結果，並降低後續填人的金屬層發生斷線的可能。 PS 5 ’本㈣賴供之半_賴電路之製作方法，係可有效 地提高半導體積體電路的可係了有效 201248684 【實施方式】 請參閱第1圖至第6圖’第1圖至第6圖係為本發明所提供之半 導體積體電路之製作方法之一較佳實施例之示意圖。如第丨圖所 示，本較佳實施例首先提供一基底100 ,如一石夕基底、含碎基底、 或矽覆絕緣(siliC0n_0n-insulat0r，S〇I)基底等，且基底1〇〇内包含有 一導電層102與一覆蓋導電層102的底層1〇4。在本較佳實施例中， 導電層102係包含金屬材料，而底層1〇4則包含氮摻雜碳化石夕 silicon carbide)。另外，基底1〇〇更包含一介電層 106 ’且如第1圖所示，介電層ι〇6係覆蓋底層ι〇4。介電層ι〇6可 包含低介電常數(dielectric constant，幻材料（介電常數值小於3 9)、 超低介電常數(ultra low-k ’以下簡稱為ulK)材料、或多孔性超低介 電常數(porous ULK)材料’由於低介電常數材料、ulK材料與多孔 性ULK材料皆為較不緻密且結構強度較低的材料，因此本較佳實施 例係選擇性地在介電層1〇6表面再形成一緻密的覆蓋層。覆蓋 層108 了如第1圖戶斤示為一包含氧化石夕⑽化加，si〇)、氮氧化 石夕(silicon oxynitride，SiON)或四乙基氧石夕院(tetraethylorthosilicate， TEOS)的單層結構，但亦不限為—複合膜層結構。 請繼續參閱第1圖。接下來，係於基底100上，尤其是覆蓋層 108上形成一金屬硬遮罩11〇。金屬硬遮罩n〇可為一單層結構或一 複δ膜層構’且係選自鈦⑼，丁丨）、氮化鈦(titanium 土杜咖， ΤιΝ)、组(tantalum ’ Ta)、與氮化鈕細talumnitride，TaN)所組成之 群組。舉例來說，本較佳實施例所提供金屬硬遮罩11()係可包含一 201248684

Ti/TiN或Ta/TaN的複合膜層，但不限於此。另外值得注意的是，由 於金屬硬遮罩110具有相對於介電層1〇6的應力，因此本較佳實施 例中’覆蓋層108更可作為金屬硬遮罩11〇與介電層1〇6之間的緩 衝，避免介電層106直接受到金屬硬遮罩11〇的應力的影響。如第 1圖所示，本較佳實施例更於金屬硬遮罩11〇上形成一抗反射層 (antkeflective coating，ARC) 120，抗反射層120可包含介電材料如 SiON或TEOS，但不限於此。 此外，在本較佳實施例之一變化型中，導電層1〇2係可包含其他 導電材料如金屬氮化物、金屬梦化物或摻雜秒，覆蓋層刚則可包 含氛化石夕(siliconnitride，SiN)、SiO或SiON，而金屬硬遮罩11〇則 是直接形成於覆蓋層1〇8上。 請繼續參閱第1圖。接下來，係於抗反射層12〇上形成一圖案化 光阻122 ’圖案化光阻122係包含一至少開口 124,用以定義一鑲嵌 導線的溝渠圖案。 ~ 請參閱第2圖。在形成圖案化光阻122之後，係對金屬硬遮罩 110進行一圖案化步驟，透過圖案化光阻122的開口 124蝕刻抗反 射層120、金屬硬遮罩11〇與部分覆蓋層1〇8，以圖案化金屬硬遮罩 110形成一包含至少一開口 126之圖案化金屬硬遮罩112。值得注意 的疋，在圖案化步驟之後，圖案化金屬硬遮罩112係帶有電荷，且 通常為正電荷。因此，在圖案化轉中產生的掉落錄I28係受到 6 201248684 凡得瓦力的吸引而容易附著於圖案化金屬硬遮罩112的開口 126周 圍。 請參閱第3圖。在形成圖案化金屬硬遮罩112之後，係進行一水 電漿(出0plasma)處理no，用以同位地移除圖案化光阻122、抗反 射層120、與圖案化金屬硬遮罩112之該等正電荷。在本較佳實施 例中’首先係通入一水蒸氣(H2Ovapor)以進行水電漿處理13〇，且 該水蒸氣之氣體流量係為2000〜3000每分鐘標準毫升(standard cubic centimeter per minute，seem)。接下來轉化(transform)水蒸氣成 為具有反應性的水電漿，用以移除圖案化光阻122、抗反射層12〇 與正電荷。在本較佳實施例中，水電漿處理13〇之一製程時間係介 於15秒與60秒之間、其製程壓力係介於3000毫托耳(mT〇rr)與9〇〇〇 笔托耳、而其製程溫度係介於25。(：〜350。(：。由於水電漿處理13〇 係移除了圖案化金屬硬遮罩112的正電荷，因此掉落微粒128不再 受到凡得瓦力的吸引而附著於圖案化金屬硬遮罩112的開口 126附 近，而谷易由後續進行的清洗製程移除。此外值得注意的是，在水 電衆處理130以及後續的清洗步驟中，介電層1〇6/[乃然由較為緻密 的覆蓋層108所保護。 另外，在本較佳實施例中，亦不限於在水電漿處理13〇之前，先 進行一氧電漿(〇2plasma)處理，以確保圖案化光阻122與抗反射層 120可完全移除。另外，為了有效地移除圖案化金屬硬遮罩η〗的 正電荷，本較佳實施例所提供之水電漿處理13〇亦可包含負電荷。 201248684 另外’若圖案化金屬硬遮罩112在蝕刻製程後帶有負電荷，本較佳 實施例所提供之水電漿處理130亦可包含正電荷。 請參閱第4圖。在水電漿處理130之後，係進行前述的清洗製程 (圖未示），以將掉落微粒128等移除，隨後於圖案化金屬硬遮罩 112上再形成一抗反射層140與一圖案化光阻142。如第4圖所示， 抗反射層140係填滿開口 126，而圖案化光阻142則具有一對應於 開口 126位置的開口 144,設置於開口 126範_，用以定義一鑲 嵌導線的介層洞圖案。 請參閱第5圖。接下來利用圖案化光阻⑷作為姓刻遮罩，透過 圖案化光阻142的開口 144向下蝕刻抗反射層14〇、覆蓋層1〇8與 部分介電層1G6,而於介電層1G6的上半部形成另—開σ 146,開口 146係對應於開口 126，用以作為一部份介層洞。待形成開口… 之後，係可利用氧電毁等方式去除圖案化光阻142與抗反射層⑽。 請參閱第6圖。接下來，再次進行一银刻製程，向下飯刻未被圖 案化金屬硬遮罩H2覆蓋的覆蓋層1〇8以及介電層1〇6，以將開口 126與開口 146轉移至介電層1〇6中，而於介電層1〇6内形成鑲嵌 導線的-溝渠開口 150與-介層洞開口 152。且如第6圖所示，底 層104係暴露介層洞開口 152的底部。 _ 在完成溝渠開口 150與介層觸σ 152之製作後，可藉由適合之 8 201248684 蝕刻製程移除介層洞開口 152底部的底層i〇4，而暴露出導電層 102。隨後，係於溝渠開口 15〇與介層洞開口 152内形成阻障層（圖 未示）與填滿溝渠開口 150及介層洞開口 152的導電層（圖未示）， 最後藉由一平坦化步驟移除多餘的導電層與圖案化金屬層112，完 成鑲嵌導線的製作。由於上述步驟係為熟習該項技藝之人士所熟知 者，因此在本較佳實施例中不再贅述。值得注意的是，由於掉落微 粒128不再文到凡得瓦力的吸引而於清洗製程中完全移除，因此蝕 刻製程係可順利且完整地將開口 126與開口 146轉移至介電層1〇6 内’而形成溝渠開口 150與介層洞開口 152。且後續於溝渠開口 15〇 與介層洞開口 152填入導電層時，導電材料係可完整地填入溝渠開 口 150與介層洞開σ 152中，因此習知技術中因填人不完整而造成 的斷線問題係可有效避免。 、綜上〜所述，本發明所提供之半導體積體電路之製作方法，係於形 成用叹麟渠位置的開口之後，藉由—水魏處理移除該圖案化 金屬硬遮罩在_化步射獲得的正電荷。因此在_化步驟中產 =的轉雜較不易受到凡得瓦力的吸引_著於_化金屬硬遮 上’而易於由清洗製程被移除。因此，後續進行的侧製程中， ^不再因為掉落微粒的存在影__結果，並降低後續填入的金 =^生斷_可能。解地說，本發明所提供之半導體積體電路 I作方法，係可有效地提高半導體積體電路的可靠度。 圍 以上所述僅林_之難實關，驗树日种請專利範 201248684 所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。 【圖式簡單說明】 第1圖至第6圖係為本發明所提供之半導體積體電路之製作方法 之一較佳實施例之示意圖。 【主要元件符號說明】 100 基底 102 導電層 104 底層 106 介電層 108 覆蓋層 110 金屬硬遮罩 112 圖案化金屬硬遮罩 120 抗反射層 122 圖案化光阻 124 開口 126 開口 128 掉落微粒 130 水電漿處理 140 抗反射層 142 圖案化光阻 144 開口 146 開口 150 溝渠開口 152 介層洞開口 10

Claims (1)

1. 201248684 七、申請專利範圍： 1. 一種半導體積體電路之製作方法，包含： 提供一基底，該基底上形成有至少一金屬硬遮罩； 進行一圖案化步驟，圖案化該金屬硬遮罩以形成一圖案化金屬硬 遮罩；以及 進行一水電衆(H20 plasma)處理。 2. 如申請專利範圍第1項所述之製作方法，其中該金屬硬遮罩係選 自欽(titanium ’ Ti)、氮化鈦(titanium nitride，TiN)、钽(tantalum，Ta)、 與氮化组(tantalum nitride，TaN)所組成之群組。 3. 如申請專利範圍第1項所述之製作方法，其中該圖案化金屬硬遮 罩係包含電荷，且該水電漿處理係用以移除該圖案化金屬硬遮罩之 5亥專電荷。 如申叫專利圍第3項所述之製作方法，其中該圖案化金屬硬遮 罩係包含正電荷。 如申明專利範圍第4項所述之製作方法，其中該水電漿處理更包 含負電荷。 6.、=申請專利第3項所述之製作方法，更包含於該金屬硬遮罩上形 成第圖案化光阻，用以圖案化該金屬硬遮罩。 201248684 7. 如申請專利朗第6項所述之製作方法，其中該水錄處理係同 位(mam)地移除該等電荷與該第一圖案化光阻。 8. 如申睛專利範圍第6項所述之製作方法，更包含於該第一圖案化 光阻與該金屬硬遮罩之卿成一第—抗反射層。 9. 如申請專利範圍第i項所述之製作方法，更包含—氧賴處理， 進行於該水電漿處理之前。 10. 如申請專利細第丨項所狀製作方法，其巾該水㈣處理之 一製程時間係介於15秒與60秒之間。 U·如申請專利範圍第1項所述之製作方法，其中該水電漿處理更 包含通入一水蒸氣進行該水電漿處理，且該水蒸氣之氣體流量係為 2000〜3〇〇〇 每分鐘標準毫升(stancjard cubic centimeter per minute， seem) 〇 12. 如申請專利範圍第i項所述之製作方法，其中該水電漿處理之 一製程壓力係介於3000毫托耳(mTorr)與9000毫托耳。 13. 如申請專利範圍第1項所述之製作方法’其中該水電漿處理之 一製程溫度係介於25。〇〜350°C。 12 201248684 14. 如申請專利範圍第1項所述之製作方法，其中該基底内更包含 一導電層與一底層，且該底層係覆蓋該導電層。 15. 如申請專利範圍第14項所述之製作方法，其中該基底上依序更 包含一介電層與一覆蓋層，且該介電層係覆蓋該底層。 16. 如申請專利範圍第15項所述之製作方法，其中該圖案化金屬硬 遮罩更包含至少-第-開口，且該覆蓋層係暴露於該第一開口之底 部。 " 17. 如申請專利範圍第16項所述之製作方法，更包含以下步驟，進 行於該水電漿處理之後： 於該圖案化金屬硬遮罩上依序形成一第二抗反射層與一第二圖 案化光阻；以及 透過該第二圖案化光阻餘刻該第二抗反射層、該覆蓋層與該介電 層，而形成至少-第二開口，且該第二開口係對應於該第一開口。 八、圖式： 13