TW201246361A - Ion-assisted plasma treatment of a three-dimensional structure - Google Patents

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Description

201246361 /Z^fpil 六、發明說明: 【相關申請案之互相參照】 本申請案主張在2〇11年2月22日提申的美國臨時專 利申請案第61/445,174號’名稱為”三維離子束輔助孔洞密 封(pore sealing) ’,的優先權,其所揭露内容併入本文 為參照。 【發明所屬之技術領域】 本發明是有關於一種三維結構,且更特別是有關於一 種三維結構的離子辅助電漿處理。 【先前技術】 在半導體工業中三維結構被使用於邏輯晶片及記憶 體曰日片製造中的先進内連線(interc〇nnect)。這些元件的材 料可為例如(舉例而言)SiC0H的多孔洞性介電材料 (porous dielectric material)。此材料的多孔性被用來實現 結構的最低電容量,但這些孔洞具有一些缺點。第一,對 飯刻殘留物(etch residue )而言,孔洞作為陷陕。第二, 孔洞允許水分穿透介電質,且導致漏電(leakage)或時依 ί1生"電朋 >貝(time dependent dielectric breakdown,TDDB ) 故P爭。第二,孔洞在阻障金屬(barrjer metai)之均勻成核 作用上具負效應,且導致阻障金屬中的點缺陷或銅晶種層 中的缺陷,這些缺陷會降低銅内連線路的可靠度。在阻障 金屬的沉積作用之前進行密封孔洞可排除這些問題。然 而’在三維表面上進行密封孔洞是具挑戰性的。因此,亟 需一種用於三維結構之離子辅助電漿處理的改良方法,且 201246361 41/24pif =特別的是一種用於三維結構之孔洞密封或清潔的改良方 【發明内容】 法。戶根據本發明的第一觀點,提供一種工件處理的方 電漿所述方法包括產生具有在工件之表面附近的電漿鞘的 工件界定具有多個侧壁的結構。控制在電漿與電漿 電漿邊界的形狀,以使形狀的一部分不爭行於由面對 向^件工件的前表面所界定的平面。將在電漿中的離子導 矛J用離子街封在上述侧壁其中之一上的孔洞。 法。^艮據本發明的第二觀點,提供一種工件處理的方 電漿。述方法包括產生具有在工件之表面附近的電漿鞘的 顆tM I件界定具有多個側壁的結構。控制在電漿與電漿 電沪^的邊界的形狀,以使形狀的一部分不平行於由面對 =之工件的前表面所界定的平面。將在電漿令的離子導 〇件利用離子從結構之上述側壁其中之一上移除材料。 根據本發明的第三觀點,提供一種工件處理的方 黏#所述方法包括產生具有在工件之表面附近的第一電漿 雷第電漿。工件界定具有多個側壁的溝槽。控制在第 ,水與第一電漿鞘之間的第一邊界的第一形狀,以使第 形,的一部分不平行於由面對第一電漿之工件的前表面 所界定的平面。將在第一電漿中的第一離子導向工件。利 用第一離子從溝槽之上述側壁其令之一移除蝕刻殘留物。 產生第二電聚,其具有在上述表面附近的電射肖。控制在 第二電漿與第二電漿鞘之間的第二邊界的第二形狀,以使 201246361 41 /Z4pil 上的孔洞密封 【實施方式】 本說明書,描述與離子植入器或電聚系統有關的實 施例。然而’貫施例可與半導體製造中所涉及的其他系统 及製程或使麟子的其他系統—起使用。因此,本發明不 以下文所描述的具體實施例為限。 圖1是電聚處理裝置(plasma pr〇cessing卿她s) 的方塊圖。電漿14G係以本領域中已知的方法產生。此電 漿140 —般為離子與電子的準中性集合(quasi_n_ai collection)。離子通常具有正電荷,而電子具有負電荷。在 大多數電漿140中,電漿140可具有(例如)大約〇v/cm 的電場。在包含電漿140的系統中,來自電漿14〇的離子 102被吸引朝向工件100。這些離子1〇2以有足夠能量被吸 引來植入至工件100内。電漿14〇以工件1〇〇附近被稱為 電漿鞘(plasma sheath)242的區域為界。與電漿14〇相比, 電漿鞘242是具有較少電子的區域。因此,負電荷與正電 荷之間的差在電漿鞘242中引起鞘電位。因為電漿鞘242 存在較少的電子’來自此電漿鞘242的光發射之強度小於 電漿140,因而較少發生激發-鬆弛碰撞 (excitation-relaxation collision)。因此,電漿勒 242 有時被 稱為「暗區(dark space )」。 鞘修改器(sheath modifier ) 101經組態以修改電漿顆 201246361 41724pif 242内的電場來控制電漿140與電漿鞘242之間的邊界241 的形狀。因此,受吸引而自電漿140橫越電漿鞘242的離 子102可以大的入射角範圍撞擊工件1〇〇。此鞘修改器ioi 也可被稱為(例如)聚焦板(focusing plate)或勒工程板 (sheath engineering plate)且鞘修改器1〇1可以是半導 體、絕緣體或導體。 在圖1之實施例中,勒修改器101包括一對板(panels) 212及214,在其彼此之間界定出具有水平間距(g)的開 口(aperture)。在其他實施例中,鞘修改器ι〇1可僅包括 一個板或可包括兩個以上的板。板212及214可為具有薄、 平坦形狀的一對薄片。在其他實施例中,板212及214可 為其他形狀,例如管狀、楔形(wedge_shape),及/或具有 在開口附近的斜面邊緣。板212及214也可定位在由工件 1〇〇之前表面界定的平面151上方的垂直間距(z)處。在 一實施例中’垂直間距(Z)可為約^瓜瓜至10.0mm。 藉由不同的機制’離子1〇2可被吸引而自電漿14〇橫 越電毁鞠242。在一例子中,對工件1〇〇施加偏壓(biased) 以吸引離子102自電漿140橫越電漿鞘242。在另一例子 中’對產生電聚140的電漿源及圍繞電漿140的壁面施加 正偏壓,且工件100可接地。在一特定實施例中,偏壓可 以脈衝的方式來施加。在又—實施射,使用電場或磁場 以吸引離子102自電紧140朝向工件1〇〇。 曰、有利的是,鞘修改器101可以修改電漿鞠242内的電 场’以控制電漿14〇與電雜242之間的邊界241的形狀。 6 201246361 /z^fpii 在電漿140與電漿鞘242之間的邊界241可具有相對於平 面151呈凸开>之形狀(convex shape)或可具有其他不平行 於平面151的形狀。當對工件1〇〇施加偏壓時,例如,離 子102 ^:吸引而橫越電漿鞘242,並以大的入射角範圍穿 過板212及214之間的開口。舉例而言,遵循軌跡路徑 (trajectory path )271的離子1 〇2可以相對於平面丨5 i呈+θ。 的角度撞擊工件100。遵循軌跡路徑270的離子102可以 相對於相同平面151呈約〇。的角度撞擊工件1〇〇。遵循軌 跡路徑269的離子102可以相對於平面151呈岣。的角度撞 擊工件100。因此,入射角的範圍可為介於以約〇。為中心 的刊°與-0°之間。另外,有一些離子軌跡路徑可彼此交又, 例如路徑269及271。根據一些因素(這些因素包括,但不 限於,在板212及214之間的水平間距(G)、在平面151 上方板212及214的垂直間距(z)、板212及214的介 電常數或電漿140的其他製程參數),入射角(θ)的範圍 可為介於以約0。為中心的+60。與_60。之間,然而θ的其他 範圍也是有可能的。在另一實施例中,板212及214相對 於工件100可各自具有不同的垂直間距(ζ),其可允許 離子102主要地依循著相對於平面151 一角度的執跡。 圖2是與本揭示之一實施例一致的電漿處理裝置的方 塊圖。系統500包括電漿源5〇1、鞘修改器ι〇1及處理腔 室(process chamber) 502。將氣體源5〇4連接至電漿^ 501。電漿源501或系統500的其他構件也可被連接至7栗 例如渦輪泵(turbopump)。產生電漿14〇的電漿源^〇ι 201246361 41724pif 可例如是RF電敷源、感應耦合電聚(inductively-coupled plasma ’ ICP )源、間接力σ 熱陰極(indirectly heated cathode, IHC )、電容麵合電漿(capacitively-coupled plasma,CCP ) 源、螺旋(helicon)電漿源、微波電漿源或本領域具有通 常知識者已知的其他電漿源。處理腔室502、電漿源501 或平台503可接地。 鞘修改器101係使用來使離子506聚焦,以用於工件 100的植入。電漿140自電漿源501至成為離子506的提 取作用可為連續(直流(direct current ’ DC ))或可為間隔。 在一例子中’可對電漿源501施加偏壓。或者,在系統5〇〇 中RF偏塵可以是脈衝或不是脈衝。鞘修改器101具有至 少一個開口 507,雖然具有多個開口 5〇7是可能的。增加 一個以上的開口 507可增加系統5〇〇的產量(thr〇ughput) 因此鞘修改器1 〇1的設計不僅以圖2所繪示的設計為限 將一個或多個工件10〇 (可為半導體晶圓)設置在肩 理腔室502之中的平台503上。平台503可使用靜電夾丰 (jamping)、機械夾持或靜電夾持與機械夾持之組合身 固=件100。工件1〇〇可使用平台5〇3來掃描。在圖 之例中,平台5〇3可在方向5〇5上進行掃描。然而, ,=100上的所要植入圖案,平台503可進行1D、21 ^ 3^)掃描’或者是旋轉。在替代性實施例巾,鞠修改含 播制;工件刚而移動(tranSlate)。可使用各種負1 中,平I機制將工件100放置在平台503上。在一例1 ' σ 503可架構成對工件1〇〇提供背面氣體冷名 8 201246361 41/24pif (backside gas cooling)。在植入之前或植入期間工件ι〇〇 可利用平台503或-些其他裂置來加熱或冷卻至各種溫 度。 圖3是第-種三維結構的掃描電子顯微鏡(咖⑽邮 electron microscope ’ SEM)圖像。在三維結構中會有蝕刻 殘留物餘留且有孔洞造成的側壁缺陷。圖4是第二種三維 結構的剖面圖。結構300 (可為工件1〇〇的一部分)^括 多孔洞性低介電常數材料(por〇usl〇w_kmaterial) 3(n,例 如SiCOH,然而,也可以使用其他材料。結構3〇〇也包括 介電質阻障(dielectric barrier) 302及銅層3〇3。水可進入 多孔洞性低介電常數材料3〇1中。結構3〇〇的側壁3〇5上 ,具有材料308,其可能是蝕刻殘留物。結構3〇〇的變化 是可能的且本說明書中的實施例不僅限於結構3〇〇。 本說明書中的實施例可在一個側壁上、一個以上的側 壁上或結構的财表面(包減部)上進行孔洞密封。.圖 5繪示孔洞捃封的第一實施例。離子3〇4 (可對應於離子 506或離子1〇2)被使用來密封在側壁3〇5上的孔洞並形成 密封層306。在此實施例中,一次僅處理一個側壁3〇5。在 此實施例中,離子304會撞擊結構3〇〇的頂部。如果結構 3/0的頂部可阻擋足夠的離子3〇4,則結構3〇〇的頂部可遮 蔽離子304,以使得並非所有的側壁3〇5都被處理。此遮 蔽效應(shadowing effect)視離子3〇4相對於結構3〇〇的 形狀的角度而定。因此,離子3〇4可以是主要地以特定角 度(例如’ +6G。)引導,或是離子綱的人射角範圍可被 201246361 41724pif 結構300遮蔽。這些兩種可能性被繪示在角度分佈(angle distribution) 309 (在圖5中用虛線繪示)及角度分佈310 中。每一次僅可使用角度分佈3〇9或角度分佈31〇中的一 者。 離子304的多角度控制(muiu_angie c〇ntr〇i),例如藉 由修改如(舉例而言)圖1至圖2中所繪示的電漿鞠,能 夠使結構300依照所要的情況來處理。依據離子3〇4的能 里及物種,將結構300的側壁305非晶化(amorphized) 或密實化(densified)至特定深度。在一例子中,可使用 低能量植入或電漿製程(plasma process)來形成密封層 306。舉例而言,可使用大約1〇〇 eV至750 ev的能量,雖 然其他能量是可能的。離子304可以是惰性離子、金屬離 子、反應性離子(reactive ions)、含碳(carbon-containing) 離子或其組合。惰性氣體可例如是氬(Ar)、氦(He)、氖 (Ne)、其他稀有氣體(noble gas)、氮(N)或氫。反應 性離子可以是CxFy或另一含鹵物種,而金屬離子可以是鈦 (Ti)或銅(Cu)。離子304的組合可以是(例如)將惰 性氣體與CH4及(^2¾、N"2及H2、Ar及Η〗、或是Ar及 He —起使用。當然,可使用本領域具有通常知識者已知的 其他物種、組合或混合物。 圖6繪示孔洞密封的第二實施例。在此實施例中,在 側壁306的兩側上皆形成密封層306。此可藉由形成離子 304的散布(spread)而同時進行。在一實例中,離子3〇4 可具有雙峰分佈(bimodal distribution)。在一例子中,分 201246361 41724pif 佈不是以0°為中心,而是偏移+25。及_25。且在〇。處具 有極小量的法線方向離子(n〇rmaH〇ns)。此分佈繪示在角 度分佈311中。因此,由於控制離子3〇4的散布,故很少 的離子304或沒有離子3〇4會植入於結構3〇〇的底部術。 在一實施例中,可將鞘修改器的平面配置在離包含結構 300之工件(Z)表面的不同距離處,以產生離子分佈3丨卜 圖7緣示孔洞密封之第三實施例。在此實施例中,密 封層306形成在結構300的所有表面(包括底部3〇7)上。 在此實施例中,離子3〇4可以約G。為中心(如由離子分佈 312所繪示)。因此,密封層306形成在介電質阻障3〇2及 銅層303上。在一例子中,密封層306具有均勻的厚度。 在另一例子中,在側壁305或底部307上的厚度是不相同 的:此可藉由改變在散布或分佈巾離子3G4的相對重量而 進行,使得植入於側壁3〇5的離+綱多於底部3()7的離 子304,或反m所要的離子3G4的分佈可至少部分 基於低介電常數材料301的材料組成(materialmakeup)。 本4明書中所揭露之實施例中的孔洞密封可物理性 ^封,結構中的孔洞。在―例子中,這些封閉的孔洞 封層306的-部分。因此,密封層删可包括添加 、、吉構中的添加材料(additional敵―),密封層3〇6 ^以是結構獅的材料改質(material mGdifieatiGn),或密 于層306可以疋k些兩種可能的組合。如果將添加材料添 口至結構3GG巾’則添加材料可封閉或填充任何開放的孔 結構獅的材料改質可包括(舉例來說)例如密實化、 11 201246361 41724pif ίΪ (redeposition) 0 ^ ° Ba白e達到一控制的深度。使用材料改質可提供足 夠能置使得孔洞機械性地封閉。 離子304的特定角度,可以使用例如圖1至圖2中所 ,示=絲_ L可使財領域具有通常智識者 已知的其他线。圖丨至圖2的系統可使離子綱能夠低 發散(divergence )而不是以所要的角度散布。在這些系統 或其他系統中,可選擇或控㈣定角度㈣度的分^。、 在一替代性實施例中,在密封層306形成期間之後或 部分在密封詹306形成期間,將例如鈦、銅、轉、紹、鈷 或其他物種的金屬離子植入於所有密封層3()6或結構獅 内,或是植入於-些密封層3〇6或結構_内。這些金屬 離子用來形成結構3GG的介電質_金屬界面(邮她姻^ 了efface )且可做為後續形成之阻障金屬的成核層 —laye〇或晶種層(seed laye〇。如果離子3〇4 =獨包含金屬離子,或離子綱包含金屬離子加上做為組 5之一部分的另—物種’則上述步驟可在-個步驟中進 行。金屬離子也可在獨立步驟期間植入。 圖8至圖10繪示孔洞密封的第四實施例。在此實施 例中,結構300係相對於離子綱始掃描。離子3〇4以 一角度散布,使得—些離子3〇4以非垂直角度 (mm-perpendicular angles)撞擊結構 3〇〇。在圖 8 中僅 有些離子3〇4(用較長線繪示)到達結構獅的側壁3仍 或底部307。因此’密封層3〇6僅形成在結構的一部 12 201246361 41724pif 分之上或在結構300的一部分之中。當結構3〇〇及離子3〇4 相對於彼此進行掃描時,則在結構3〇〇的底部3〇7上一些 離子304形成密封層306 (如圖9中可見)。接著,在圖1〇 中,離子304在另一侧壁305上形成密封層3〇6。在一實 例中,離子304的入射角範圍介於以約〇。為中心之+6〇β與 -60°之間。最初,側壁3〇5的其中之一的侧視角度呈+6〇。 而不是-60。。在掃描的過程期間,另一侧壁3〇5最終視角 度呈-60而不是+60。。 *在一實施例中,圖8至圖1〇中所繪示的製程可在單 一掃描或掃程(pass)中進行。在另一實施例中,可用多 重掃描或掃程進行圖8至圖10中所繪示的製程。離子3〇4 與結構300之間的相對速率或離子3〇4的能量可隨各 描或掃程而變化。 離子304的一些物種可修補(repair)或改變密封層 306中結構300的性質。損傷(damage)或金屬格子缺二 (imperfections)的修補可包括例如非晶化、濺鍍及再沉 積或沉積的機制。某些離子3〇4也可使密封層3〇6呈疏水
性(hydrophobic)。在一例子中,植入Gy離子可使密L 層306呈疏水性。此有助於阻止水進入低介電常數材 301。被植入之離子304的物種可部分地影響疏水性。 入期間’某些能量位準(energy levels)或劑量可修飾結 300,故也可部分影響疏水性。影響疏水性的其他曰° 能的。 疋 離子也可移除餘留在側壁3〇5上的任何材料,例如是 13 201246361 41724pif 蝕刻殘留物。圖11繪示清潔的第一實施例。材料3〇8可以 是蝕刻殘留物,其在側壁305的其中之一上。儘管僅繪示 出兩塊材料308,但在另-實施例中,材料3〇8覆蓋結構 300的一個表面或多個表面。 使用惰性或反應性物種使低能量處理的離子4〇〇 (可 對應於離子506或離子1〇2)進入結構3〇〇,可以被用來進 行此清潔製程。可使用例如在圖!至圖2中所綠示的那些 系統的系統。此低能量處理可以是大約5〇6¥至丨5kev。 在-特定實例中’以75〇 eV進行低能量處理。離子4〇〇 可以是與離子3G4相同或不同。此清潔可能需要物理移除 任何的材料308,或是化學移除材料3〇8。舉例而言,可使 用稀有氣體、氫、稀有氣體與氫的混合或本領域具有通常 知識者已知的其他物種以形成能夠物理移除任何材料通 的離子400。此物理移除可包括濺鍍機制。函素、氮化分 子(hydride molecule)、鹵化分子(halidem〇lecule)或本 領域具有通常知識者已知的其他物種可用來形成能夠化學 移除任何材料308的離子4〇〇。此化學移除可包括離子辅 助濺鐘機制或侧機制。離子4〇〇的組合可包括物理 材料308及化學移除材料3〇8兩者。 由於所有表面可被離子4〇〇撞擊,故離子4〇〇的角度 控制可使結構3G0能夠徹底被清潔 '然而,離子働可具 有變化的角度散布。舉例而言,為了僅清潔側壁3〇5或^ 要清潔侧壁305,離子400可具有雙峰分佈。在另一實施 例中,使用離子400僅清潔一個側壁3〇5或使用離子4⑻ 201246361 41724pif 清潔結構300的底部307 β 在清潔期間,離子400的能量經組態以控制材料 的移除深度。此能量可經組態以避免對側壁3〇5的損傷。 在一例子中,感測器(sens〇r)偵測在包含離子4〇〇的 漿中的結構300的構件,且感測器發訊通知清 铲 止。此能量也可經組態以避免例如是低介電常數材料應二 ^非晶化或密實化。在-實例中,使用大約750V氬離子 =來移除在溝槽(trench)之側壁上的材料 材料的厚度大約6 nm。 多的 至圖’Λ構的清潔可使則她辑示在圖8 料構來進彳T。可如—或乡切描或掃程來清 硪、、、。構300。離子4〇〇與結構3〇〇 彻的能量可隨各個掃描或掃程而=的相對速率或離子 。、,孔洞㈣發生之前,可清潔結構 3〇〇。此可使用— 種或多種不同㈣且可在不翁 」便用 況下以錘Α破展衣繞件之真空環境的情 此下以鏈鎖式(ehained)録來騎 可以是獨立的步驟,而在步 :U也 被破壞。 驟之間工件周圍的真空環境會 兑f一特定實施例中,在結構中進行密封孔洞之 氮、氮化分子、鹵化 其他物種來形成第一電默識者已知的 稀有氣體、氩、氮或本領域==者,使用含碳物種、 辑具有通常知識者已知的其他物 15 201246361 41724pif 種來形成第二電漿。此第二電漿也可包含金屬。第二電漿 用來选封結構300之側壁305的其中一上的孔洞。此製程 也可在結構300的多個側壁3〇5上或底部3〇7上進行。儘 管在這些步驟中可使用兩種不同離子,但在另一實例中, 清潔製程及孔洞密封製程兩者皆是使用稀有氣體或氫的單 電4。在清潔步驟與孔洞密封步驟之間,可改變各種電 渡參數或植入能量。 孔洞密封及清潔也可被使用來修正(correct)由蝕亥, 結構300所引起的中心至邊緣(center t〇 edge)之不均考 J·生在例子中,在工件的表面上離子的劑量可以是可绩 的。因此,在工件中心中的劑量可與工件邊緣上的劑量;F 同,以補償任何上述的不均勻性。 對於孔洞㈣或者清潔而言,如果結構3QQ具有四你 側壁,可使包含結構3〇〇的工件相對於離子旋轉。舉例兩 言’可使工件相對於離子旋轉9〇。。此將允許離子3〇4或 離子楊撞擊上述結構的所有四個側壁。可使用三次 旋轉或可使用可達到整個賣的旋轉4果使卫件旋轉 =不it:使用不同的離子分佈。當然,在無旋轉的 情況下,離子肢分佈可經_以撞擊結構獅 個側壁。離子可經提取以且右蛘 ^ 角度分佈。 ㈣七、紅越工件表面之兩個維度的 在離子304或離子400形成期間,脈衝也可影塑 的雄封或料。舉例而言,脈_ ^子 4〇0可能全部都平行於結構_的底部307。在脈 16 201246361 41724pif 後期’可形成角度散布較寬的離子304或離子400。此可 使結構300的側壁305及底部307能夠進行處理。 本說明書中所揭露的實施例可應用於許多不同種類 的結構300,且不僅以本說明書中所繪示的結構3⑻為限。 舉例而言,可將這些實施例應用於3D半導體結構,例如 鰭式場效電晶體(finFETs)或溝槽、磁阻式隨機存取記憶 體(magnetoresistive random-access memory,MRAM)結 構、太陽電池結構(solar structures )、微機電系統 (microelectromechanical systems,MEMS)結構或本領域 具有通常知識者已知的其他結構。 本揭示不以本說明書中所描述之具體實施例的範圍 為限。事貫上,除本說明書中所描述的實施例之外,藉由 以上描述及附圖,本揭示的其他各種實施例及修改對本領 域具有通$知識者疋顯而易見的。這些其他實施例及修改 意欲洛入於本揭示的乾圍内。此外’雖然本說明奎中已在 特定目的之特定環境中以特定實施方案描述本揭示,本領 域具有通常知識者將了解,本揭示的效用不局限於此,且 本發明可有利地出於許多目的而在許多環境中實施。因 此,應如本說明書中所描述本揭示的整個廣度及精神來 釋下文陳述的申請專利範圍。 【圖式簡單說明】 將參照附圖以為了更好地理解本揭示,所述附圖 用的方式併入本說明書中,且其中: 圖1是電漿處理裝置的方塊圖。 17 201246361 41724pif 圖2是與本揭示之一實施例一致的電漿處理裝置的方 塊圖。 圖3是第一種三維結構的SEM圖像。 圖4是第二種三維結構的剖面圖。 圖5繪示孔洞密封的第一實施例。 圖6繪示孔洞密封的第二實施例。 圖7繪示孔洞密封的第三實施例。 圖8至圖10繪示孔洞密封的第四實施例。 圖11繪示清潔的第一實施例。 【主要元件符號說明】 100 :工件 101 :鞘修改器 102、304、400、506 :離子 140 :電漿 151 :平面 212 、 214 :板 241 :邊界 242 :電漿鞘 269、270、271 :執跡路徑 300 :結構 301 :低介電常數材料 302 :介電質阻障 303 :銅層 305 :側壁 18 201246361 41 /24pif 306 :密封層 307 :底部 308 :材料 離子角度分佈 309、310、311、312 500 :系統 501 :電漿源 502 :處理腔室 503 :平台 504 :氣體源 505 :方向 507 :開口 19

Claims (1)

  1. 201246361 41724pif 七、申請專利範圍: 1. 一種工件處理的方法,包括: 產生具有在所述工件表面附近的電賴的電 所述工件界定出具有多個側壁的結構; /、 控制在所述電襞與所述電_之間的邊界的形狀 使=述形狀的-部分不平行於由面對所述電聚之所述工件 的前表面所界定的平面; 將在所述電漿中的離子導向所述工件;以及 之 利用所述離子密封孔洞,所述孔洞在所述侧壁其中 一上。 2. 如申請專利範圍第i項所述之工件處理的方法,更 包括利用所述離子密封在所述結構之所_㈣另一 孔洞。 3·如申請專利範圍第2項所述之工件處理的方法,其 情述結構是賴,麟溝槽也界定出底部,且更包括 用所述離子㈣麵述賴之所職部上的孔洞。 4. 如申請專利範圍第3項所述之工件處理的方法,更 包括在至少-掃軸_對於所述離子掃描所述工件。 5. 如申請專利範圍第4項所述之工件處理的方法,盆 ^斤述掃描包括至少兩鑛述_且各轉程具有不同速 〇 6. 如申請專利範圍第4項所述之工件處理的方法,其 :在所述掃描期間,所述密封孔詞發生在所述底部上之 則,發生在所述側壁的所述其中之—上,並且所述密封孔 20 201246361 4i "4Plf 涧發生在所述側壁之另—卜 ^ 7.如申請專鄕上。 中所述離子具有雙峰分佈。 處里的方法’其 8_如申#專利知圍第丨項所述之工件 中所述離子包括金屬。 处的方去’其 9·如申請專利範圍第丨項所述之丄件處 中所述離子在所述結構上軸密封層且 方f j 以成為疏水性。 了層、二組恶 10·如中請專利範圍第i項所述之工件處理的方法, 其中所述離子包括含碳物種、氫、氮或稀有氣體中的至少 一者。 11. 一種工件處理的方法,包括: 產生具有在所述工件表面附近的電漿鞘的電衆,其中 所述工件界定具有多個側壁的結構; ^ 控制在所述電漿與所述電漿鞘之間的邊界的形狀,以 使所述形狀的一部分不平行於由面對所述電漿之所述工件 的前表面所界定的平面; 將在所述電漿中的離子導向所述工件;以及 利用所述離子從所述結構之所述侧壁其中之一移除 材料。 12. 如申請專利範圍第I1項所述之工件處理的方 法,更包括利用所述離子從所述結構之所述側壁的另一移 除所述材料。 13. 如申請專利範圍第12項所述之工件處理的方 21 201246361 41724pif 法 ,、中所迷、、、。構是和f,所述溝槽也界定出底部, 包括利用所,從所述結構之所述底部移除所述材料。 、14. 士月專利範圍第13項所述之工件處理的方 法,更包括在至少-掃財相躲所述離子掃描所述工件。 15.如申請專利範圍第14項所述之工件處理的方 法’其中所述掃描包括至少兩個所述掃程1在各個所述 掃程期間所述離子具有不同能量。 16·如中請專利範圍第14項所述之工件處理的方 法,其巾在所鱗描_,所述騎發生在所述底部上以 前,發生在所述側壁的所述其中之—上,並域述移除發 生在所述側壁中的所述另—上之前,發生在所述底部上。 17.如申請專利範圍第12項所述之工件處理的方 法’其中所述離子具有雙峰分佈。 18·如申請專利範圍第U項所述之工件處理的方 法,其中所述離子包括稀有氣體、齒素、氫、氫化分子或 鹵化分子中的至少一者。 19. 如申請專利範圍第11項所述之工件處理的方 法,其中所述材料包括蝕刻殘留物。 20. —種工件處理的方法,包括: 產生具有在所述工件表面附近的第一電聚勒的第一 電漿,其中所述工件界定具有多個側壁的溝槽; 控制在所述第一電漿與所述第一電漿鞘之間的第一 邊界的第一形狀,以使所述第一形狀的一部分不平行於由 面對所述第一電黎之所述工件的前表面所界定的平面; 22 201246361 /z^pif 將在所述第—電装中的第〆離子導向所述工件; 利用所述第—離子從所述溝槽之所述側壁中的一側 移除蚀刻殘留物; 產生具有在所述表面附近的第二電漿鞘的第二電漿; 控制在所述第二電衆與所述第二電漿鞘之間的第二 邊界的第二形狀,以使所述第二形狀的一部分不平行於所 述平面; 將在所述第二電漿中的第二離子導向所迷,,Μ 利用所述第二離子密封在所述側壁之一側上的孔洞。 、21.如申請專利範圍第2〇項所述之工件處理的方 法’、其中所述第—離子包括稀有氣體、函素、氫、氫化分 :或it子中的至少一者,而所述第二離子包括含碳物 種、稀有氣體、氫、氮或金屬中的至少一者。 =·如申請專利範圍第20項所述之工件處理的方 法/、中所述第一離子及所述第二離子包括鍤右氧體,且 其中所述第-電裝是所述第二電聚。子匕括稀有乳體且 23.如申請專利範圍第 法’其中在產生所述第-電以^所;4之工件處理的方 真空環境,且則,形成環繞所述工件的 在1個所述輯期間維持所述真空環境。 23
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9118001B2 (en) 2012-07-11 2015-08-25 Varian Semiconductor Equipment Associates, Inc. Techniques for treating sidewalls of patterned structures using angled ion treatment
JP5575198B2 (ja) * 2012-09-25 2014-08-20 株式会社東芝 磁気抵抗効果素子の製造方法及び磁気抵抗効果素子の製造装置
US8952344B2 (en) * 2013-03-14 2015-02-10 Varian Semiconductor Equipment Associates Techniques for processing photoresist features using ions
US9312168B2 (en) * 2013-12-16 2016-04-12 Applied Materials, Inc. Air gap structure integration using a processing system
CN106033715B (zh) * 2015-03-11 2019-03-22 上海临港凯世通半导体有限公司 FinFET的掺杂方法
CN107112239B (zh) * 2015-01-08 2021-02-19 上海凯世通半导体股份有限公司 FinFET的掺杂方法
CN106033728B (zh) * 2015-03-11 2019-07-09 上海凯世通半导体股份有限公司 FinFET的掺杂方法
CN106033729B (zh) * 2015-03-11 2019-04-02 上海凯世通半导体股份有限公司 FinFET的掺杂方法
WO2020077112A1 (en) 2018-10-10 2020-04-16 Tokyo Electron Limited Method for filling recessed features in semiconductor devices with a low-resistivity metal

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08274073A (ja) * 1995-03-31 1996-10-18 Sony Corp アルミニウム系金属膜のエッチング方法
US5885425A (en) * 1995-06-06 1999-03-23 International Business Machines Corporation Method for selective material deposition on one side of raised or recessed features
US6536449B1 (en) * 1997-11-17 2003-03-25 Mattson Technology Inc. Downstream surface cleaning process
JP3403374B2 (ja) * 2000-05-26 2003-05-06 松下電器産業株式会社 有機膜のエッチング方法、半導体装置の製造方法及びパターンの形成方法
US6528332B2 (en) * 2001-04-27 2003-03-04 Advanced Micro Devices, Inc. Method and system for reducing polymer build up during plasma etch of an intermetal dielectric
US6849554B2 (en) * 2002-05-01 2005-02-01 Applied Materials, Inc. Method of etching a deep trench having a tapered profile in silicon
US7368392B2 (en) * 2003-07-10 2008-05-06 Applied Materials, Inc. Method of fabricating a gate structure of a field effect transistor having a metal-containing gate electrode
US7470329B2 (en) * 2003-08-12 2008-12-30 University Of Maryland Method and system for nanoscale plasma processing of objects
US6998343B1 (en) * 2003-11-24 2006-02-14 Lsi Logic Corporation Method for creating barrier layers for copper diffusion
US20050266173A1 (en) * 2004-05-26 2005-12-01 Tokyo Electron Limited Method and apparatus of distributed plasma processing system for conformal ion stimulated nanoscale deposition process
US7344993B2 (en) * 2005-01-11 2008-03-18 Tokyo Electron Limited, Inc. Low-pressure removal of photoresist and etch residue
US7595248B2 (en) * 2005-12-01 2009-09-29 Intel Corporation Angled implantation for removal of thin film layers
US7767977B1 (en) * 2009-04-03 2010-08-03 Varian Semiconductor Equipment Associates, Inc. Ion source
US8101510B2 (en) * 2009-04-03 2012-01-24 Varian Semiconductor Equipment Associates, Inc. Plasma processing apparatus

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