CN110610851A - 一种在tmah工艺中保护晶圆边缘的方法 - Google Patents

一种在tmah工艺中保护晶圆边缘的方法 Download PDF

Info

Publication number
CN110610851A
CN110610851A CN201910889775.1A CN201910889775A CN110610851A CN 110610851 A CN110610851 A CN 110610851A CN 201910889775 A CN201910889775 A CN 201910889775A CN 110610851 A CN110610851 A CN 110610851A
Authority
CN
China
Prior art keywords
wafer
edge
ion implantation
ions
tmah
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910889775.1A
Other languages
English (en)
Inventor
杨永刚
白靖宇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN201910889775.1A priority Critical patent/CN110610851A/zh
Publication of CN110610851A publication Critical patent/CN110610851A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H01L21/0201—Specific process step
    • H01L21/02013—Grinding, lapping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H01L21/0201—Specific process step
    • H01L21/02021—Edge treatment, chamfering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02027—Setting crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H01L21/2652—Through-implantation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本发明涉及半导体技术领域，提供了一种在TMAH工艺中保护晶圆边缘的方法。其中在进行TMAH工艺之前，方法包括：对晶圆的边缘进行离子注入，向晶圆的边缘注入指定离子；其中，被注入指定离子的晶圆的边缘在TMAH工艺中，相比较被刻蚀材料具有高刻蚀选择比。本发明通过测试实验找到了一种改进方案，通过在晶圆边缘上直接离子注入(包括C离子和/或B离子)，来改善在TMAH工艺中对晶圆边缘造成的腐蚀问题。并且，经过测试验证，等同TMAH工艺测试环境下，现有技术中会发生大于2000埃/min的刻蚀速率，在本发明改进方案中刻蚀速率会被降低到10埃/min以下。

Description

一种在TMAH工艺中保护晶圆边缘的方法
【技术领域】
本发明涉及半导体技术领域，特别是涉及一种在TMAH工艺中保护晶圆边缘的方法。
【背景技术】
现有技术中，在处理下沟道孔(Low Channel Hole，简写为：LCH)中的多晶硅填塞(通常也被描述为牺牲层)，通常都是采用四甲基氢氧化铵(TetramethylammoniumHydroxide，简写为：TMAH)工艺进行。但是，TMAH工艺在去除多晶硅填塞过程中，还会对晶圆边缘上的Si造成损伤，如图1所示，图中左侧表面上的刻蚀凹槽便是在上述TMAH工艺过程中造成的。晶圆边缘上的凹槽缺陷，会更容易在后续沉积工艺和/或离子注入工艺过程中发生放电问题。如图2所示，该晶圆结构在图中左下角发生了较为严重的放电问题，这是因为圆边缘上的凹槽缺陷容易产生电荷在相邻凹槽构成的尖角聚集，从而更容易发生放电问题，对晶圆的成品率造成较大的影响。
鉴于此，克服该现有技术所存在的缺陷是本技术领域亟待解决的问题。
【发明内容】
本发明要解决的技术问题是如何改善在TMAH工艺发生的晶圆边缘被腐蚀的问题。
本发明进一步要解决的技术问题是提提供在已有的工艺中，将本发明的改进过程融入其中，使得在尽可能少的引入新的加工工序情况下，实现本发明的改进方案。
本发明实施例采用如下技术方案：
第一方面，本发明提供了一种在TMAH工艺中保护晶圆边缘的方法，在进行TMAH工艺之前，方法包括：
对晶圆的边缘进行离子注入，向晶圆的边缘注入指定离子；其中，被注入指定离子的晶圆的边缘在TMAH工艺中，相比较被刻蚀材料具有高刻蚀选择比。
优选的，所述指定离子包括C离子和/或B离子，方法还包括：
控制C离子和/或B离子注入过程，使得注入深度小于等于3mm。
优选的，方法还包括：
注入的C离子和/或B离子的计量在[6×1015,7×1015]ions/cm2，并进行指定温度下的退火，其中，所述指定温度归属于[850,950]℃。
优选的，在所述离子注入前，还包括晶圆倒角加工环节；具体地，
在所述晶圆的晶向为<100>时，将晶圆的倒角打磨成5°-8°，形成待进行离子注入的晶圆边缘；或者，
在所述晶圆的晶向为<110>时，将晶圆的倒角打磨成15°-35°，形成待进行离子注入的晶圆边缘。
优选的，在所述离子注入后，且在进行所述TMAH工艺之前方法还包括：对所述晶圆进行抛光。
优选的，所述晶圆上制作有用于形成三维存储器的堆叠结构，所述堆叠结构包括第一堆叠结构和位于第一堆叠结构之上的第二堆叠结构，所述第一堆叠结构中制作有贯穿所述第一堆叠结构的下沟道孔，所述被刻蚀材料具体为下沟道孔中沉积的多晶硅，则所述在进行TMAH工艺之前，对晶圆的边缘进行离子注入，具体包括：
在第一堆叠结构的下沟道孔中沉积了多晶硅，并且，已经在第一堆叠结构之上生长完了第二堆叠结构；
在所述第二堆叠结构上制作用于刻蚀第二堆叠结构中阶梯结构的掩膜后，对晶圆的边缘进行所述指定离子注入。
优选的，在进行所述指定离子注入之前，对所述晶圆的边缘进行干法刻蚀，去除晶圆边缘上的杂质。
优选的，所述晶圆上制作有用于形成三维存储器的堆叠结构，所述堆叠结构包括第一堆叠结构和位于第一堆叠结构之上的第二堆叠结构，所述第一堆叠结构中制作有贯穿所述第一堆叠结构的下沟道孔，所述被刻蚀材料具体为下沟道孔中沉积的多晶硅，则所述在进行TMAH工艺之前，对晶圆的边缘进行离子注入，具体包括：
在第一堆叠结构的下沟道孔中沉积了多晶硅，并且，已经在第一堆叠结构之上生长完了第二堆叠结构的阶梯结构；
在所述第二堆叠结构上制作用于刻蚀上沟道孔的掩膜后，对晶圆的边缘进行所述指定离子注入。
优选的，在进行所述指定离子注入之前，对所述晶圆的边缘进行干法刻蚀，去除晶圆边缘上的杂质。
优选的，所述TMAH的工艺为：TMAH浓度为5％-10％，温度设定为室温。
与现有技术相比，本发明实施例的有益效果在于：
本发明通过测试实验找到了一种改进方案，通过在晶圆边缘上直接离子注入(包括C离子和/或B离子)，来改善在TMAH工艺中对晶圆边缘造成的腐蚀问题。并且，经过测试验证，等同TMAH工艺测试环境下，现有技术中会发生大于2000埃/min的刻蚀速率，在本发明改进方案中刻蚀速率会被降低到10埃/min以下。
【附图说明】
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1是本发明实施例提供的一种在TMAH工艺中晶圆边缘发生刻蚀的效果示意图；
图2是本发明实施例提供的一种晶圆边缘发生放电的效果示意图；
图3是本发明实施例提供的一种离子注入系统架构图；
图4是本发明实施例提供的一种离子注入系统架构中进行离子偏斜的原理图；
图5是本发明实施例提供的一种双堆叠结构中刻蚀出下沟道孔结构示意图；
图6是本发明实施例提供的一种双堆叠结构中填充下沟道孔结构示意图；
图7是本发明实施例提供的一种双堆叠结构中形成上堆叠结构示意图；
图8是本发明实施例提供的一种双堆叠结构中形成上堆叠结构后的晶圆边缘区域效果示意图；
图9是本发明实施例提供的一种双堆叠结构中形成上堆叠结构后的晶圆边缘区域离子注入C后的效果示意图；
图10是本发明实施例提供的一种双堆叠结构中形成上堆叠结构中刻蚀出台阶结构后的晶圆边缘区域的效果示意图；
图11是本发明实施例提供的一种双堆叠结构中在完成了上沟道孔刻蚀的结构示意图；
图12是本发明实施例提供的一种双堆叠结构中在刻蚀通上沟道孔和下沟道孔后的结构示意图；
图13是本发明实施例提供的一种双堆叠结构中刻蚀出下沟道孔结构示意图；
图14是本发明实施例提供的一种双堆叠结构中填充下沟道孔结构示意图；
图15是本发明实施例提供的一种双堆叠结构中形成上堆叠结构示意图；
图16是本发明实施例提供的一种双堆叠结构中形成上堆叠结构后的晶圆边缘区域效果示意图；
图17是本发明实施例提供的一种双堆叠结构中形成上堆叠结构后的晶圆边缘区域离子注入C后的效果示意图；
图18是本发明实施例提供的一种双堆叠结构中在掩膜中形成用于刻蚀第二沟道孔的图形的效果示意图；
图19是本发明实施例提供的一种双堆叠结构中在完成了上沟道孔刻蚀的结构示意图；
图20是本发明实施例提供的一种双堆叠结构中在刻蚀通上沟道孔和下沟道孔后的结构示意图。
【具体实施方式】
在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，在图中可能未示出某些公知的部分。附图中的流程图、框图图示了本发明实施例的系统、装置的可能的体系框架、功能和操作，附图的方框以及方框顺序只是用来更好的图示实施例的过程和步骤，而不应以此作为对发明本身的限制。
在本发明各实施例中，符号“/”表示同时具有两种功能的含义，而对于符号“A和/或B”则表明由该符号连接的前后对象之间的组合包括“A”、“B”、“A和B”三种情况。
如果为了描述直接位于另一层、另一个区域上面的情形本申请将采用“A直接在B上面”或“A在B上面并与之邻接”的表述方式。在本申请中，“A直接位于B中”标识A位于B中，并且A与B直接邻接，而非A位于B中形成的掺杂区中。
要指出的是，在说明书中提到“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等指示所述的实施例可以包括特定特征、结构或特性，但未必每个实施例都包括该特定特征、结构或特性。此外，这样的短语未必是指同一个实施例。另外，在结合实施例描述特定特征、结构或特性时，结合其它实施例(无论是否明确描述)实现这种特征、结构或特性应在相关领域技术人员的知识范围内。
通常，可以至少部分从上下文中的使用来理解术语。例如，至少部分取决于上下文，本发明各实施例中使用的术语“一个或多个”可以用于描述单数意义的任何特征、结构或特性，或者可以用于描述复数意义的特征、结构或特性的组合。类似地，至少部分取决于上下文，诸如“一”或“所述”的术语可以被理解为传达单数使用或传达复数使用。此外，同样至少部分取决于上下文，术语“基于”可以被理解为未必旨在传达排他的一组因素，并且相反可以允许存在未必明确表述的额外因素。
应当容易理解，本发明各实施例公开中的“在…上”、“在…上方”和“在…之上”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物“上”而且还包括在某物“上”且其间有居间特征或层的含义，并且“在…上方”或“在…之上”不仅表示“在”某物“上方”或“之上”的含义，而且还可以包括其“在”某物“上方”或“之上”且其间没有居间特征或层(即，直接在某物上)的含义。
此外，诸如“在…之下”、“在…下方”、“下部”、“在…上方”、“上部”等空间相关术语在本发明各实施例中为了描述方便可以用于描述一个元件或特征与另一个或多个元件或特征的关系，如在附图中示出的。空间相关术语旨在涵盖除了在附图所描绘的取向之外的在设备使用或操作中的不同取向。设备可以以另外的方式被定向(旋转90度或在其它取向)，并且本发明各实施例中使用的空间相关描述词可以类似地被相应解释。
如本发明各实施例中使用的，术语“衬底”是指向其上增加后续材料层的材料。可以对衬底自身进行图案化。增加在衬底的顶部上的材料可以被图案化或可以保持不被图案化。此外，衬底可以包括宽范围的半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆的非导电材料制成。
如本发明各实施例中使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何水平面对之间。层可以水平、竖直和/或沿倾斜表面延伸。衬底可以是层，其中可以包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成触点、互连线和/或通孔)和一个或多个电介质层。
值的范围可能是由于制造过程或容限中的轻微变化导致的。如本发明各实施例使用的，术语“大约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“大约”可以指示给定量的值，其例如在值的10％-30％(例如，值的±10％、±20％或±30％)内变化。
如本发明各实施例使用的，术语“3D存储器件”是指一种半导体器件，其在横向取向的衬底上具有竖直取向的存储单元晶体管串(在本发明各实施例中被称为“存储器串”，例如NAND存储器串)，以使得所述存储器串相对于衬底在竖直方向上延伸。如本发明各实施例使用的，术语“竖直/竖直地”是指标称地垂直于衬底的横向表面。
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
实施例1:
本发明实施例1提供了一种在TMAH工艺中保护晶圆边缘的方法，在进行TMAH工艺之前，方法包括：
对晶圆的边缘进行C离子和/或B离子注入；其中，被注入C离子和/或B离子的晶圆的边缘在TMAH工艺中，相比较被刻蚀材料具有高刻蚀选择比。其中，所述被刻蚀材料可以是多晶硅和/或硅衬底。
本发明实施例通过测试实验找到了一种改进方案，通过在晶圆边缘上直接离子注入C和/或B离子，来改善在TMAH工艺中对晶圆边缘造成的腐蚀问题。并且，经过测试验证，等同TMAH工艺测试环境下，现有技术中会发生大于2000埃/min的刻蚀速率，在本发明改进方案中刻蚀速率会被降低到10埃/min以下。
其中，所述TMAH的工艺优选的为：TMAH浓度为5％-10％，温度设定为室温，例如25℃。而在具体实现方式中，还提供了多组可供选择的TMAH的工艺，包括：
当刻蚀温度为70摄氏度时，不同浓度的TMAH对硅的刻蚀速率为：4100埃/分钟(浓度为2.5％)，5100埃/分钟(浓度为5％)，4800埃/分钟(浓度为10％)，4300埃/分钟(浓度为15％)，4000埃/分钟(浓度为20％)。当TMAH的浓度为8％时，不同刻蚀温度下TMAH对硅的刻蚀速率为：2000埃/分钟(刻蚀温度为50摄氏度)，3500埃/分钟(刻蚀温度为60摄氏度)，5000埃/分钟(刻蚀温度为70摄氏度)，6100埃/分钟(刻蚀温度为80摄氏度)，9000埃/分钟(刻蚀温度为90摄氏度)。
对于晶圆而言，没有利用到的区域是在固定质量区域面积之外，固定质量区域(Fixed Quality Area，简写为：FQA)是指硅片上容纳芯片的面积。现在没有利用的区域一般是3mm，但在将来可能会减少到2mm。因此，结合本发明实施例，存在一种可选的实现方式，其中，控制C离子和/或B离子注入过程，使得注入深度小于等于3mm。
经过申请人测试，注入的C离子和/或B离子的计量在[6×1015,7×1015]ions/cm2，并进行指定温度的退火，用以激活所述C离子和/或B离子，其中，所述指定温度归属于[850,950]℃，能够得到与实施例上述有益效果相近似的结论。
基于本发明实施例的C离子和/或B离子注入方案，为了提高C离子和/或B离子注入的效果，考虑到两个因素，一方面注入C离子和/或B离子的离子方向和被离子注入晶圆边缘最好是垂直的，这样注入效率最好，并且容易控制注入进度；另一方面注入C离子和/或B离子的方向，最好与晶圆的晶向呈现一定角度，从而能够克服沟道效应。所述沟道效应是指：单晶硅源自的排列是长程有序的，当注入的离子未与硅原子碰撞减速，而是穿透了晶格间隙时，便发生了所谓的沟道效应。因此，结合本发明实施例，还存在一种更优的晶圆边缘制作方案，具体如下：
在所述晶圆的晶向为<100>时，在晶圆的倒角加工环节(在所述离子注入前)，将晶圆的倒角打磨成5°-8°；例如：本发明所采用的最优值7°。
在所述晶圆的晶向为<110>时，在晶圆的倒角加工环节，将晶圆的倒角打磨成15°-35°；例如：本发明所采用的最优值25°，如图4所示，其中的晶圆的倒角打磨成25度，相应的控制离子束照射能够处于相应的晶圆25°的边缘，达到最优的离子注入效果。如图4所示，其中离子注入束的方向和晶圆边缘的倒角表面垂直。
如图3和图4所示，为本发明可选的一种大电流高能离子束线性加速器结构示意图，所述高能注入机用于注入C离子和/或B离子，其能够获得能量超过200keV，甚至达到MeV数量级。大束流能够减少注入时间，提高产量。线性加速器由一组交替变换的高压电极(及时kV)和接地的四极聚束透镜组成(见图3)。高压电极和接地四极透镜之间的电压持续时间与离子在其间隔内穿行的时间相匹配。离子在穿过这些间隔时得以加速，其最终能量将达到传统加速通道的20倍，避免而来使用超高电压。在线性加速器的末端有一个弧形磁铁，能够保证形成单一离子、统一能量的离子束。这个附加的分析磁体通过去除所需核素以外的质量，也有助于消除束流沾污。正电荷C离子束和/或B离子束在小于10-6托的真空下形成，但仍然有参与的气体分子。当杂质离子与残留气体分析碰撞而获得一个电子时，就形成了中性离子。他们没有电荷，因而不能发生偏转，如果不能去除，将会被同时注入。中性束流陷阱利用了偏转电极，使离子束在进入靶室前一段距离内发生偏转。由于中性离子不能被电极偏转，他们将继续直行，撞击到接地的收集板上，如图4所示，从而进一步提高C离子注入质量。
作为上述倒角加工环节融入到整个加工工艺生产线，则：在晶圆的所述倒角进行C离子和/或B离子注入；对于完成所述C离子和/或B离子注入后的晶圆进行倒角加工后的抛光工序。在本发明中，除了提供上述最优实现方案外，还将通过实施例2和实施例3分别介绍两种融入3D存储器制作工艺的C离子注入方案。
实施例2：
相比较实施例1，本发明实施例所提出的方案与常规意义上的TMAH工艺契合的更紧密，相比较实施例1而言，能够在执行本发明实施例基础上，将历史上制作第一堆叠结构、下沟道孔等相关结构而附着在晶圆边缘上的结构(在本发明中也被称为杂质)一并清除掉。其中，所述杂质来源于所述晶圆的历史加工过程。在本发明实施例中，对晶圆的边缘进行C离子注入(在本发明实施例中以C离子注入为例，同样的实现过程同样适用于B离子注入，在此不再赘述)，具体包括：
在第一堆叠结构的LCH中沉积了多晶硅，并且，已经在第一堆叠结构之上生长完了第二堆叠结构；在所述第二堆叠结构上制作用于刻蚀第二堆叠结构中阶梯结构的掩膜后，对晶圆的边缘进行所述C离子注入。
优选的，在进行所述C离子注入之前，对所述晶圆的边缘进行干法刻蚀，去除晶圆边缘上的杂质。
在本发明实施例上述方法过程中，可以借助所述掩膜结构对于晶圆的其他位置结构进行C离子注入过程中的保护，虽然C离子注入具有很高的指向性，但是，不可避免的会存在对晶圆其它区域的污染情况发生，而利用现有工序中，加工完成所述掩膜，且还没进行第二堆叠结构的阶梯图形制作的工艺节点上，引入C离子注入，可以有效的降低本发明改进方法过程对已有结构的影响。因为在具体实现过程中，所述掩膜也是要被去除掉的。例如：所述掩膜最典型的一种表现形式就是光刻胶。
接下来将通过与本发明实施例方法过程直接关联的上下游工艺节点，阐述在一较为详尽的实例场景下，本发明实施例的具体表现形式：
图5-图12示出了根据本发明实施例1实现方法，在一典型的双堆叠结构的3D存储器加工过程中的示例实现过程。在本发明实施例中将实施例1中相关方法步骤，并且，会基于本发明实施例的特性实现环境，进行必要的扩展和约束。需要说明的是，本发明实施例是为了更好的展示实施例1中部分实施方式在特定场景下的实现而做到更为详尽的描述，因此，不应当作为本发明可获得保护范围的限缩依据。
在衬底上形成第一堆叠结构。衬底可以是硅衬底。第一堆叠结构可包括多个交错的牺牲层和电介质层。参考图5，在硅衬底302的正面上形成包括多对第一电介质层308和第二电介质层(也被称为“牺牲层”)306的第一堆叠结构304A。在一些实施例中，通过在形成第一堆叠结构304A之前在硅衬底302上沉积诸如氧化硅的电介质材料或热氧化，在第一堆叠结构304A和硅衬底302之间形成绝缘层303。根据一些实施例，第一堆叠结构304A包括交错的牺牲层306和电介质层308。可替换地，可以在硅衬底302上沉积电介质层308和牺牲层306，以形成第一堆叠结构304A。在一些实施例中，每个电介质层308包括氧化硅层，并且每个牺牲层306包括氮化硅层。第一堆叠结构304A可以通过一种或多种薄膜沉积工艺形成，包括但不限于化学气相沉积(Chemical Vapor Deposition，简写为：CVD)、物理气相沉积(Physical Vapor Deposition，简写为：PVD)、原子层沉积(Atomic Layer Deposition，简写为：ALD)或其任何组合。
如图5所示，第一沟道孔310A(即本发明实施例中的LCH)是垂直延伸穿过第一堆叠结构304A形成的开口。在一些实施例中，穿过第一堆叠结构304A形成多个开口，使得每个开口成为在后面的过程中形成个体NAND存储器串的位置。在一些实施例中，用于形成第一沟道孔310A的制造工艺包括湿法蚀刻和/或干法蚀刻，例如深度离子反应蚀刻(DeepReactive Ion Etching，简写为：DRIE)。在一些实施例中，第一沟道孔310A进一步延伸到硅衬底302的顶部中以形成第一沟道孔310A的开槽311。穿过第一堆叠结构304A的蚀刻过程可以不在硅衬底302的顶表面处停止并且可以继续蚀刻硅衬底302的一部分。在一些实施例中，在蚀刻穿过第一堆叠结构304A之后，使用单独的蚀刻工艺来蚀刻硅衬底302的一部分以形成开槽311。如下面详细描述的，第一沟道孔310A的开槽311的深度大于穿过硅衬底302的任何其他结构的开槽，例如狭缝开口和触点开口，以确保后面的背面衬底减薄工艺不会损坏其他结构。
如图6中所示，使用一个或多个薄膜沉积工艺(例如PVD、CVD、ALD、电镀、无电镀或其任何组合)沉积牺牲结构312(即本发明实施中1的被刻蚀材料)，以部分或完全填充第一沟道孔310A(包括开槽311，如图5所示)。牺牲结构312可包括在后续工艺中去除的任何合适材料，例如多晶硅、碳、金属等。在一些实施例中，使用化学机械抛光(Chemical MechanicalPolishing，简写为：CMP)工艺平面化牺牲结构312以使其顶表面与第一堆叠结构304A的顶表面齐平。
参考图7，在第一堆叠结构304A上方形成包括多个电介质层对的第二堆叠结构304B。第二堆叠结构304B可以通过一种或多种薄膜沉积工艺形成，包括但不限于CVD、PVD、ALD或其任何组合。并在第二堆叠结构304B的表面生成掩膜层316，所述掩膜层316可以是由无定型碳层形成的硬掩模，也可以是由涂覆光刻胶形成，目的是为了进一步在所述掩膜层316中形成第二堆叠结构304B中台阶刻蚀图形。
如图8所示，是在完成上述对应图7步骤之后，从晶圆边缘区域观察的剖视图效果图，需要指出的是，在图8中为了示意性解释本发明下一步C离子注入的过程，仅保留了与图7相关联的结构特征，而隐藏了其它可能工序步骤下已经完成的结构。
如图9所示，是在完成C离子注入效果后的示意图，其中，在晶圆的边缘区域，被注入了宽度小于等于3mm的C离子。并进一在温度850°环境下，退火30s，激活晶圆边缘中被注入的C离子。需要指出的，所述C离子注入过程可以是通过提前刻蚀掉晶圆边缘上历史沉积各材料杂质之后制作，但是，经过实验论证，直接在包含有历史沉积材料层的晶圆边缘上进行C离子注入也能够起到在后续TMAH过程中，保持晶圆边缘表面的效果。
如图10所示，为完成第二堆叠结构304B中台阶结构的效果示意图。如图11所示，第二沟道孔310B是形成为垂直穿过第二堆叠结构304B延伸直到牺牲结构312的另一个开口。第二沟道孔310B可以与第一沟道孔310A(图5中所示)对准，以便与第一沟道孔310A的至少一部分叠置，使得一旦去除牺牲结构312，就可以连接第一沟道孔310A和第二沟道孔310B。
如图12所示，通过TMAH工艺在第一堆叠结构304A中去除牺牲结构312。在去除牺牲结构312之后，第一沟道孔310A再次开放并与第二沟道孔310B连接以形成沟道孔310。
本发明实施例中，在晶圆边缘上形成的C离子注入区域，在后续加工过程中，都无需刻意的去除，可以一直存在到晶圆最后的剥离工艺节点。简化了现有技术中，对于晶圆边缘的保护，尤其是在TMAH工艺中。本发明实施例至少能够将等同TMAH工艺测试环境下，现有技术中会发生大于2000埃/min的刻蚀速率，在本发明改进方案中刻蚀速率会被降低到10埃/min以下。
实施例3：
相比较实施例1，本发明实施例所提出的方案与常规意义上的TMAH工艺契合的更紧密，相比较实施例1而言，能够在执行本发明实施例基础上，将历史上自作第一堆叠结构、下沟道孔等相关结构而附着在晶圆边缘上的结构(在本发明中也被称为杂质)一并清除掉。其中，所述杂质来源于所述晶圆的历史加工过程。在本发明实施例中，对晶圆的边缘进行C离子注入(在本发明实施例中以C离子注入为例，同样的实现过程同样适用于B离子注入，在此不再赘述)，具体包括：
在第一堆叠结构的LCH中沉积了多晶硅，并且，已经在第一堆叠结构之上生长完了第二堆叠结构；在所述第二堆叠结构上制作用于刻蚀第二堆叠结构中阶梯结构的掩膜后，对晶圆的边缘进行所述C离子注入。
优选的，在进行所述C离子注入之前，对所述晶圆的边缘进行干法刻蚀，去除晶圆边缘上的杂质。
在本发明实施例上述方法过程中，可以借助所述掩膜结构对于晶圆的其他位置结构进行C离子注入过程中的保护，虽然C离子注入具有很高的指向性，但是，不可避免的会存在对晶圆其它区域的污染情况发生，而利用现有工序中，加工完成所述掩膜，且还没在所述掩膜上刻蚀出制作第二堆叠结构图形的工艺节点上，引入C离子注入，可以有效的降低本发明改进方法过程对已有结构的影响。因为在具体实现过程中，所述掩膜也是要被去除掉的。例如：所述掩膜最典型的一种表现形式就是光刻胶。
接下来将通过与本发明实施例方法过程直接关联的上下游工艺节点，阐述在一较为详尽的实例场景下，本发明实施例的具体表现形式：
图13-图20示出了根据本发明实施例3实现方法，在一典型的双堆叠结构的3D存储器加工过程中的示例实现过程。在本发明实施例中将实施例3中相关方法步骤，并且，会基于本发明实施例的特性实现环境，进行必要的扩展和约束。需要说明的是，本发明实施例是为了更好的展示实施例3中部分实施方式在特定场景下的实现而做到更为详尽的描述，因此，不应当作为本发明可获得保护范围的限缩依据。
在衬底上形成第一堆叠结构。衬底可以是硅衬底。第一堆叠结构可包括多个交错的牺牲层和电介质层。参考图13，在硅衬底302的正面上形成包括多对第一电介质层308和第二电介质层(也被称为“牺牲层”)306的第一堆叠结构304A。在一些实施例中，通过在形成第一堆叠结构304A之前在硅衬底302上沉积诸如氧化硅的电介质材料或热氧化，在第一堆叠结构304A和硅衬底302之间形成绝缘层303。根据一些实施例，第一堆叠结构304A包括交错的牺牲层306和电介质层308。可替换地，可以在硅衬底302上沉积电介质层308和牺牲层306，以形成第一堆叠结构304A。在一些实施例中，每个电介质层308包括氧化硅层，并且每个牺牲层306包括氮化硅层。第一堆叠结构304A可以通过一种或多种薄膜沉积工艺形成，包括但不限于化学气相沉积CVD、物理气相沉积PVD、原子层沉积ALD或其任何组合。
如图13所示，第一沟道孔310A(即本发明实施例中的LCH)是垂直延伸穿过第一堆叠结构304A形成的开口。在一些实施例中，穿过第一堆叠结构304A形成多个开口，使得每个开口成为在后面的过程中形成个体NAND存储器串的位置。在一些实施例中，用于形成第一沟道孔310A的制造工艺包括湿法蚀刻和/或干法蚀刻，例如深度离子反应蚀刻(DRIE)。在一些实施例中，第一沟道孔310A进一步延伸到硅衬底302的顶部中以形成第一沟道孔310A的开槽311。穿过第一堆叠结构304A的蚀刻过程可以不在硅衬底302的顶表面处停止并且可以继续蚀刻硅衬底302的一部分。在一些实施例中，在蚀刻穿过第一堆叠结构304A之后，使用单独的蚀刻工艺来蚀刻硅衬底302的一部分以形成开槽311。如下面详细描述的，第一沟道孔310A的开槽311的深度大于穿过硅衬底302的任何其他结构的开槽，例如狭缝开口和触点开口，以确保后面的背面衬底减薄工艺不会损坏其他结构。
如图14中所示，使用一个或多个薄膜沉积工艺(例如PVD、CVD、ALD、电镀、无电镀或其任何组合)沉积牺牲结构312(即本发明实施中1的被刻蚀材料)，以部分或完全填充第一沟道孔310A(包括开槽311，如图13所示)。牺牲结构312可包括在后续工艺中去除的任何合适材料，例如多晶硅、碳、金属等。在一些实施例中，使用化学机械抛光(ChemicalMechanical Polishing，简写为：CMP)工艺平面化牺牲结构312以使其顶表面与第一堆叠结构304A的顶表面齐平。
参考图15，在第一堆叠结构304A上方形成包括多个电介质层对的第二堆叠结构304B。第二堆叠结构304B可以通过一种或多种薄膜沉积工艺形成，包括但不限于CVD、PVD、ALD或其任何组合。并在第二堆叠结构304B的表面生成掩膜层316，所述掩膜层316可以是由无定型碳层形成的硬掩模，也可以是由涂覆光刻胶形成，目的是为了进一步在所述掩膜层316中形成上沟道孔的刻蚀图形。
如图16所示，是在完成上述对应图15步骤之后，从晶圆边缘区域观察的剖视图效果图，需要指出的是，在图16中为了示意性解释本发明下一步C离子注入的过程，仅保留了与图15相关联的结构特征，而隐藏了其它可能工序步骤下已经完成的结构。
如图17所示，是在完成C离子注入效果后的示意图，其中，在晶圆的边缘区域，被注入了宽度小于等于3mm的C离子。并进一在温度850°环境下，退火30s，激活晶圆边缘中被注入的C离子。
如图18所示，在所述掩膜316中形成用于刻蚀第二沟道孔310B(即本发明实施例中的上沟道孔)的图形320，并湿法蚀刻和/或干法蚀刻形成，例如DRIE。因为牺牲结构312可以保护第一堆叠结构304A的结构免受由于第二沟道孔310B的蚀刻而造成的损坏。
如图19所示，第二沟道孔310B是形成为垂直穿过第二堆叠结构304B延伸直到被牺牲结构312停止的另一个开口。第二沟道孔310B可以与第一沟道孔310A(图13中所示)对准，以便与第一沟道孔310A的至少一部分叠置，使得一旦去除牺牲结构312，就可以连接第一沟道孔310A和第二沟道孔310B。
如图20所示，通过TMAH工艺在第一堆叠结构304A中去除牺牲结构312。在去除牺牲结构312之后，第一沟道孔310A再次开放并与第二沟道孔310B连接以形成沟道孔310。
本发明实施例中，在晶圆边缘上形成的C离子注入区域，在后续加工过程中，都无需刻意的去除，可以一直存在到晶圆最后的剥离工艺节点。简化了现有技术中，对于晶圆边缘的保护，尤其是在TMAH工艺中。本发明实施例至少能够将等同TMAH工艺测试环境下，现有技术中会发生大于2000埃/min的刻蚀速率，在本发明改进方案中刻蚀速率会被降低到10埃/min以下。
相比较实施例2，在本发明实施例对于要提前去除掉晶圆边缘上沉积的历史材料杂质的方式而言，能够保证在完成C离子注入过程后，在进行后续的沟道孔、栅极隔离线制作、牺牲层306刻蚀等过程中，晶圆边缘所残留的沉积成分相比较实施例2而言更少。原理就是，实施例2中在去除晶圆边缘上历史沉积成分的时机节点更靠前，因此，不可避免的会在完成C离子注入后，还会在晶圆边缘上沉积相比较实施例3而言更多的材料成分。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种在TMAH工艺中保护晶圆边缘的方法，其特征在于，在进行TMAH工艺之前，方法包括：
对晶圆的边缘进行离子注入，向晶圆的边缘注入指定离子；其中，被注入指定离子的晶圆的边缘在TMAH工艺中，相比较被刻蚀材料具有高刻蚀选择比。
2.根据权利要求1所述的在TMAH工艺中保护晶圆边缘的方法，其特征在于，所述指定离子包括C离子和/或B离子，方法还包括：
控制C离子和/或B离子注入过程，使得注入深度小于等于3mm。
3.根据权利要求2所述的在TMAH工艺中保护晶圆边缘的方法，其特征在于，方法还包括：
注入的C离子和/或B离子的计量在[6×1015,7×1015]ions/cm2，并进行指定温度下的退火，其中，所述指定温度归属于[850,950]℃。
4.根据权利要求1所述的在TMAH工艺中保护晶圆边缘的方法，其特征在于，在所述离子注入前，还包括晶圆倒角加工环节；具体地，
在所述晶圆的晶向为<100>时，将晶圆的倒角打磨成5°-8°，形成待进行离子注入的晶圆边缘；或者，
在所述晶圆的晶向为<110>时，将晶圆的倒角打磨成15°-35°，形成待进行离子注入的晶圆边缘。
5.根据权利要求4所述的在TMAH工艺中保护晶圆边缘的方法，其特征在于，在所述离子注入后，且在进行所述TMAH工艺之前，方法还包括：对所述晶圆进行抛光。
6.根据权利要求1-4任一所述的在TMAH工艺中保护晶圆边缘的方法，其特征在于，所述晶圆上制作有用于形成三维存储器的堆叠结构，所述堆叠结构包括第一堆叠结构和位于第一堆叠结构之上的第二堆叠结构，所述第一堆叠结构中制作有贯穿所述第一堆叠结构的下沟道孔，所述被刻蚀材料具体为下沟道孔中沉积的多晶硅，则所述在进行TMAH工艺之前，对晶圆的边缘进行离子注入，具体包括：
在第一堆叠结构的下沟道孔中沉积了多晶硅，并且，已经在第一堆叠结构之上生长完了第二堆叠结构；
在所述第二堆叠结构上制作用于刻蚀第二堆叠结构中阶梯结构的掩膜后，对晶圆的边缘进行所述指定离子注入。
7.根据权利要求6所述的在TMAH工艺中保护晶圆边缘的方法，其特征在于，在进行所述指定离子注入之前，对所述晶圆的边缘进行干法刻蚀，去除晶圆边缘上的杂质。
8.根据权利要求1-4任一所述的在TMAH工艺中保护晶圆边缘的方法，其特征在于，所述晶圆上制作有用于形成三维存储器的堆叠结构，所述堆叠结构包括第一堆叠结构和位于第一堆叠结构之上的第二堆叠结构，所述第一堆叠结构中制作有贯穿所述第一堆叠结构的下沟道孔，所述被刻蚀材料具体为下沟道孔中沉积的多晶硅，则所述在进行TMAH工艺之前，对晶圆的边缘进行离子注入，具体包括：
在第一堆叠结构的下沟道孔中沉积了多晶硅，并且，已经在第一堆叠结构之上生长完了第二堆叠结构的阶梯结构；
在所述第二堆叠结构上制作用于刻蚀上沟道孔的掩膜后，对晶圆的边缘进行所述指定离子注入。
9.根据权利要求8所述的在TMAH工艺中保护晶圆边缘的方法，其特征在于，在进行所述指定离子注入之前，对所述晶圆的边缘进行干法刻蚀，去除晶圆边缘上的杂质。
10.根据权利要求8所述的在TMAH工艺中保护晶圆边缘的方法，其特征在于，所述TMAH的工艺为：TMAH浓度为5％-10％，温度设定为室温。
CN201910889775.1A 2019-09-20 2019-09-20 一种在tmah工艺中保护晶圆边缘的方法 Pending CN110610851A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910889775.1A CN110610851A (zh) 2019-09-20 2019-09-20 一种在tmah工艺中保护晶圆边缘的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910889775.1A CN110610851A (zh) 2019-09-20 2019-09-20 一种在tmah工艺中保护晶圆边缘的方法

Publications (1)

Publication Number Publication Date
CN110610851A true CN110610851A (zh) 2019-12-24

Family

ID=68891719

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910889775.1A Pending CN110610851A (zh) 2019-09-20 2019-09-20 一种在tmah工艺中保护晶圆边缘的方法

Country Status (1)

Country Link
CN (1) CN110610851A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111162003A (zh) * 2020-01-02 2020-05-15 长江存储科技有限责任公司 离子注入方法及离子注入系统

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040232350A1 (en) * 2001-10-26 2004-11-25 Nissin Electric Co., Ltd. Ion implanting method and apparatus
CN104810259A (zh) * 2014-01-28 2015-07-29 中芯国际集成电路制造(上海)有限公司 晶圆及其处理方法和半导体结构的形成方法
CN109616440A (zh) * 2017-09-20 2019-04-12 台湾积体电路制造股份有限公司 形成绝缘体上硅衬底的方法
CN109727851A (zh) * 2017-10-31 2019-05-07 长鑫存储技术有限公司 一种多重间距曝光图案及其制备方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040232350A1 (en) * 2001-10-26 2004-11-25 Nissin Electric Co., Ltd. Ion implanting method and apparatus
CN104810259A (zh) * 2014-01-28 2015-07-29 中芯国际集成电路制造(上海)有限公司 晶圆及其处理方法和半导体结构的形成方法
CN109616440A (zh) * 2017-09-20 2019-04-12 台湾积体电路制造股份有限公司 形成绝缘体上硅衬底的方法
CN109727851A (zh) * 2017-10-31 2019-05-07 长鑫存储技术有限公司 一种多重间距曝光图案及其制备方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111162003A (zh) * 2020-01-02 2020-05-15 长江存储科技有限责任公司 离子注入方法及离子注入系统

Similar Documents

Publication Publication Date Title
CN105849870B (zh) 基板加工方法及半导体装置的制造方法
US5907780A (en) Incorporating silicon atoms into a metal oxide gate dielectric using gas cluster ion beam implantation
CN110620040B (zh) 一种用于提高生产中工艺稳定性的方法
KR102415977B1 (ko) 에어갭 형성 프로세스들
KR20180087425A (ko) Ｄｒａｍ 디바이스에 대한 비-균일 게이트 산화물 두께
WO2010090903A2 (en) Method for forming trench isolation using a gas cluster ion beam growth process
US8716155B2 (en) Method to enhance charge trapping
US9553174B2 (en) Conversion process utilized for manufacturing advanced 3D features for semiconductor device applications
WO2016126846A1 (en) Selective deposition utilizing masks and directional plasma treatment
CN110620078B (zh) 一种沟道孔内的阻挡氧化层生成方法
US20120119295A1 (en) Semiconductor device and method for fabricating the same
TW201246361A (en) Ion-assisted plasma treatment of a three-dimensional structure
US7501643B2 (en) Method for controlling charge amount of ion beam and a wafer applied in the method
US20070284608A1 (en) Reduction of dopant loss in a gate structure
CN107068554B (zh) 用于减少的接口和串联触头电阻的触头集成
JP2004207572A (ja) ステンシルマスク及びマスク形成用基板並びにステンシルマスクの製造方法及びマスク形成用基板の製造方法
CN110610851A (zh) 一种在tmah工艺中保护晶圆边缘的方法
CN101935824B (zh) 离子注入方法、设备及形成轻掺杂结构的方法
US7491952B2 (en) Method for controlling charge amount of ion beam and a wafer applied in the method
US10748809B2 (en) Semiconductor structure including inter-layer dielectric
US20080308905A1 (en) Semi-conductor device, and method of making the same
CN110957213A (zh) 形成半导体装置的方法
US20240046966A1 (en) Wordline sidewall contacts in 3d nand structures
US20240268095A1 (en) 4F2 DRAM Including Buried Bitline
JPH0950968A (ja) 半導体素子製造方法および半導体素子

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20191224