TW201214437A - Variable resistance memory array architecture - Google Patents

Description

201214437 六、發明說明： 【發明所屬之技術領域】 本貫施例一般而言係關.於記憶體，且一特定實施例係關 於可變電阻記憶體裝置。 . 【先前技術】 . 快閃記憶體裝置已發展成用於寬廣範圍之電子應用之非 揮發性記憶體之一流行來源。快閃記憶體裝置通常使用允 許高記憶體密度、高可靠性及低電力消耗之一單電晶體記 憶體單元。快閃記憶體之常見使用包含個人電腦、快閃磁 碟機、數位相機及蜂巢式電話。程式碼及系統資料（諸如 一基本輸入/輸出系統（BIOS))通常儲存於快閃記憶體裝置 中以供在個人電腦系統中使用。 近年來，快閃記憶體密度已增加且每位元成本已減小。 為增加枪度，記憶體單元大小及對毗鄰記憶體單元之鄰近 度已減小。此可導致由毗鄰記憶體單元之間的互動所致之 干擾條件之問題。另外，當與其他形式之記憶體（例如， DRAM)比較時，快閃記憶體仍係相對慢的。 可變電阻記憶體（諸如電阻性隨機存取記憶體⑽施》 • 係、在—可變電阻記憶體單元中提供—非揮發性記憶體功能 . I —種記憶體技術。舉例而言，記憶體單元之—低電阻指 7Γ個狀L 1¾向電阻指示一第二狀態。此可變電阻記惊 體之實例包含金屬氧化物、相變（GST)、奈米溶絲、靜摩 擦力、機械變形、聚合物、分子及MRAM。 習用可變電阻記憶體單元與—控制元件⑼n 157997.doc 201214437 圖1 A及圖1B圖解說明典型先前技 體、電晶體）串聯連接。 術選擇架構。 圖1A展示與記憶體單元101宰聯連接之-選擇二極體 ⑽。選擇線（❹，字線）連接至選擇二極體⑽且資料線 (例如mm接至記憶體單元⑻。圖1B展示連接至 -選擇電晶體1〇5之源極之電阻性記憶體單元1〇6。該字線 連接至選擇電晶體1 〇 5之控制閘極而該位元線連接至選擇 電晶體105之汲極。 此等典型先前技術串聯選擇架構兩者皆經歷問題。舉例 而。選擇—極體選擇架構通常具有電流潛液路徑且不能 提供充足電流及開/關比率。選擇電晶體選擇架構需要至 選擇裝置之源極之一額外記憶體單元觸點。 出於上文P東述之原因’且出於下文陳述之熟習此項技術 者在閱讀及理解本說明書之後將變得明瞭之其他原因，此 項技術中需要-改良之電阻性隨機存取記憶體陣列架構。 【實施方式】 在以下實施方式中，參照形成其一部分之隨附圖式，且 在該等隨附圖式中藉由圖解說明方式展示特定實施例。在 各圖中，相同參考編號貫穿數個視圖闡述實質上類似之組 件。可利用其他實施例，且可在不背離本發明之範疇之情 形下做出結構、邏輯及電改變。因此，以下實施方式不應 視為一限定性意義。 圖2圖解說明—RRAM記憶體裝置21〇之一並聯選擇架構 之一項實施例之一示意圖。記憶體裝置210包括並聯耦合 157997.doc 201214437 至可變電阻記憶體單元（諸如RRAM記憶體單元200)之一 控制元件（例如，一選擇電晶體2〇丨）^當選擇電晶體2〇丨被 停用（例如，關斷）時，透過選擇線電壓（例如，字線、 資料線電壓（例如，位元線）VBL及/或源極線電壓VSRC中之 或多者對選擇電晶體201加偏壓以提供對記憶體單元2〇〇 之存取。圖4至圖6之實施例圖解說明用於感測、程式化及 抹除一並聯選定記憶體單元之實施例。 在一項貫施例中，藉由將一特定電流施加至該記憶體單 疋達一特定時間週期而將記憶體單元2〇〇自一高電阻裝置 程式化至一低電阻裝置。選擇電晶體201之加偏壓控制於 其期間將該特定電流施加至該裝置之時間。如隨後將論 述，參照圖4至圖6，電流量可由源極線SRC控制。因此， 在該等感測、程式化及抹除操作期間該源極線執行一順應 功能。 、 圖3圖解說明在一快閃NAND類型記憶體陣列中實施之如 圖2中圖解說明之rrAm記憶體裝置之並聯選擇架構之一 項實施例。該陣列包括以行組織之複數個位元線3丨〇至3 i i 及以列組織之複數個字線320至323。在所圖解說明之實施 例中’ WL0 320最接近於源極線src 301。替代實施例可 使用其他標示慣例。 記憶體裝置210之每一串聯串可包括控制對一各別位元 線310之存取之一第一選擇閘極（例如，選擇閘極汲極電晶 體303)。每一記憶體裝置210之選擇電晶體2〇1與毗鄰選擇 電晶體源極至汲極地耦合於争聯串中。一第二選擇門極 157997.doc 201214437 (例如，選擇閘極源極電晶體305)控制記憶體裝置之一特定 串聯串對源極線301之存取。 圖4圖解說明一種用於圖3之記憶體陣列中之一並聯選擇 RRAM記憶體單元之一感測操作之方法之一項實施例。可 按一預充電電壓加偏壓於欲感測之一或多個位元線401。 可按不僅停用選擇閘極汲極電晶體413而且致使彼等特定 位元線402充當所感測位元線之屏蔽之一電壓加偏壓於毗 鄰於正感測之一位元線401之一或多個位元線4〇2。毗鄰位 凡線402屏蔽所感測位元線4〇 1免受可由電容性耦合致使之 干擾條件。 欲感測之s己憶體裝置21 〇之一或多個串聯輕合串之一遥 定字線410可處於一邏輯低（例如，〇 v)以保持字線41〇上之 選擇電晶體201關斷。在一項實施例中，按〇 v加偏壓於選 定字線410，以加偏壓於耦合至彼特定字線41〇之選擇電晶 體201之控制閘極。耦合至未選定字線（例如，記憶體裝置 21〇之一或多個串聯耦合串之剩餘字線）之選擇電晶體2〇] °藉助接通未選疋選擇電晶體2〇丨之一相對高電壓來啟動 ⑽*如’接通）。舉例而言，可按大於3 v之一電壓加偏壓於 Θ等未選定字線。選擇閘極源極電晶體412及選擇問極沒 極電晶體413兩者皆藉助-相對高電壓(例如，>3 V)接通以 將所感測位疋線輕合至記憶體裝置2iG之其各別串聯麵合 串。 若該記憶體單元 元線401應由導電記 已經程式化（例如，低電阻），則選定位 隐體單元2 0 0下拉至一相對較低電壓。 157997.doc 201214437 耦合至該等位元線之感測電路（例如，感測放大器電路（圖4 中未展示））將偵測正自預充電位準下拉至該相對較低電壓 之位元線401並判定選定電阻性記憶體單元2〇〇已被程式 化。舉例而言，感測電路可偵測到位元線4〇1之一電壓在 某一特定時間之後已下降低於某一特定值並認為選定記憶 體單元200已被程式化。 若記憶體單元200未經程式化（例如，高電阻），則選定 位元線401應保持處於或接近預充電電壓。感測電路偵測 到该選疋位元線係處於或接近預充電電壓，並判定該選定 記憶體單元未經程式化。繼續前述實例，感測電路可偵測 到位元線401之電壓在該特定時間之後仍保持高於該特定 值並§忍為選定記憶體單元2 〇 〇未被程式化。 雖然先刖論述係關於為二元（例如，邏輯1或〇)之一記憶 體單元’但-替代實施例可在—多位階方案中使用該記憶 體單元之電阻性質。舉例而言，可將不同電阻性值程式^ 至該記憶體單元中，每一電阻性值指示一不同資料狀態 (例如，00、01、10、11)β當藉助上述程序讀取時，不= 電阻將致使將預充電位元線自預充電電壓下拉不同電壓且 以不同速率。然後，感測電路可偵測與預充電電壓之電壓 差並判定由一特定電阻指示之資料狀態。除如上文所闡述 之感測電壓位準以外，另一選擇係，感測電路可針對二元 或多位階方案查看不同資料狀態之間的不同電流位準。 圖5圖解說明用於圖3之記憶體陣列中之一並聯選擇 RRAM記憶體單元之—程式化操作之方法之-項實:例。 157997.doc 201214437 在此實施例中，可依一邏輯低加偏壓（例如，在〇 v處加偏 壓）於欲程式化之記憶體裝置2〗〇之一或多個串聯耦合串之 選定字線510❶因此，耦合至選定字線51〇之每一記憶體單 元200之選擇電晶體201被關斷。未選定字線（例如;記憶 體裝置210之一或多個串聯耦合串之剩餘字線）可按一通過 電壓（例如，VPASS)加偏壓於以使得使耦合至彼等字線之選 擇電晶體201係導電的但不足夠高以致使記憶體單元之程 式化。對於選定位元線501，選擇閘極源極電晶體512及選 擇閘極没極電晶體513兩者皆接通（諸如藉助其各別問極上 之一相對高電壓）以將選定位元線5〇1耦合至記憶體裝置 21〇之其各別串聯耦合串。選擇閘極源極電晶體512可充當 在事聯Φ中執行-順應功能（隨後論述）之—順應裝置。 可按VSHIELD(例如，〇 v)加偏壓於未選定位元線5〇2以使 '寻其提供+擾屏蔽功能。VSH肌D可經選擇以關斷選擇問 極源極電晶體512及選擇閘極汲極電晶體513以使未選定位 兀線502與記憶體裝置之其各別串聯搞合串隔離。可將程 式化電壓vPGM施加至一或多個選定位元線5〇卜一程式化 電流IPGM現在可流動通過選擇電晶體之串聯串至源極線 SRC由於用於未選定字線之選擇電晶體全部接通，因此 如與在其未經程式化狀態下處於一高電阻處之未選定記憶 體單元相比，此等選擇電晶體為IPGM提供至SRC之一較低 電阻路役。關斷選定字線51〇之選擇電晶體201以使得其提 供比選Hit體單元大之—電阻。i削流動通過選定電阻 [。己It體單元至小於VpGM(例如’ G V)之―電壓之。該 157997.doc 201214437 電流流動將選定記憶體單元之電阻減小至—經程式化狀 態。 程式化一記憶體單元可使用一特定電流達一特定時間長 度。選擇閘極源極電晶體512可控制^位準及時序以使 得程式化電流與用於程式化之期望條件相符。 在一替代實施例中，至少一個輔助電晶體52〇耦合於每 -争聯串t。在-程式化操作期間，可接通此等辅助電晶 體520以便增加至選定記憶體單元之程式化電流。 圖6圖解說明一種用於圖3之記憶體陣列中之一並聯選擇 RRAM記憶體單元之一抹除操作之方法之一項實施例。此 操作與程式化操作互補之處係抹除電流“Μα自可按 VERASE(例如’電源電壓）加偏壓之src流動至一選定位元 線601。耦合至藉助一低電壓（例如，〇 v)選定之字線之記 憶體單元將被抹除。可以與在程式化操作中實質上類似之 一方式加偏壓於該等字線：選定字線6丨〇可經加偏壓以使 仔其選擇電晶體201關斷（例如，ο V)，且未選定字線可經 加偏壓使得其選擇電晶體201被接通。選擇閘極源極電晶 體612及選擇閘極汲極電晶體613兩者皆被接通且選擇閘極 源極電晶體612再次可充當一順應裝置以調節Ierase。可按 小於VERASE之一電壓（例如，〇 v)加偏壓於選定位元線 601。抹除電流1以八“現在可自SRC流動至選定位元線6〇i 達將選定記憶體單元21 〇之電阻增加至未經程式化狀態必 需之特定時間，如由充當一順應裝置之選擇閘極源極電晶 體612控制。 157997.doc 201214437 圖7圖解說明一記憶體7〇〇之一功能方塊圖。記憶體7〇〇 耦合至一外部處理器71〇。處理器71〇可係一微處理器或某 一其他類型之控制器。記憶體7〇〇及處理器71〇形成一記憶 體系統720之部分。記憶體7〇〇已經簡化以著重於有助於理 解本發明之記憶體之特徵。 記憶體700包含記憶體裝置21〇(例如，具有選擇閘極之 電阻性記憶體單元）之一陣列73〇，諸如圖3之陣列。記憶 體陣列730可配置成字線列與位元線行之記憶庫。在一項 實施例中，記憶體陣列730之行包括記憶體裝置21〇之串聯 串。 將位址緩衝器電路740提供至透過1/〇電路76〇提供之鎖 存器位址信號。位址信號由一列解碼器744及一行解碼器 746接收及解碼以存取記憶體陣列73〇。受益於本發明之熟 習此項技術者將瞭解，位址輸入連接之數目取決於記憶體 陣列730之密度及構架。亦即，位址之數目隨增加之記憶 體單元計數及增加之記憶庫與記憶塊計數兩者而增加。 記憶體700藉由使用感測放大器電路75〇感測記憶體陣列 行中之電壓或電流變化來讀取記憶體陣列73〇中之資料。 在一項實施例中，感測放大器電路75〇經耦合以自記憶體 陣列頂讀取及鎖存一列資料。包含資料輸入與輸出：衝 器電路760以用於在複數個資料連接762上與控制器之 雙向資料通信以及位址通信。提供寫入電路?55以將資料 寫入至記憶體陣列。 記憶體控制電路770解碼控制連接772上提供之來自處理 157997.doc •10· 201214437 器71 〇之仏號。此等信號用於控制記憶體陣列730上之操 作，包含資料讀取、資料寫入（程式化）及抹除操作。記憶 體控制電路770可係—狀態機、一排序器或用以產生記憶 體控制信號之某一其他類型之控制器。在一項實施例中， 記憶體控制電路770經組態以針對用於記憶體單元之感 測、程式化及抹除之方法控制電壓之時序及產生。 圖7中圖解說明之記憶體裝置已經簡化以促進對記憶體 之特徵之一基本理解。熟習此項技術者已知電阻性記憶體 之内部電路及功能之一更詳細理解。 結論 總之，一或多項實施例提供一記憶體單元之並聯選擇。 舉例而言，藉助與一選擇電晶體並聯耦合之記憶體單元， 所知§己憶體裝置可用於一 NAND類型記憶體陣列中。 儘管本文中已圖解說明及闡述了特定實施例，但熟習此 項技術者將瞭解，經計算以達成相同目的之任何配置可替 代所展示之特定實施例。熟習此項技術者將明瞭本發明之 诸夕修改。因此’此申凊案意欲涵蓋本發明之任何修改戍 變化。 【圖式簡單說明】 圖1A及圖1B展示用於一 RRAM記憶體單元之典型先前技 術串聯選擇架構》 圖2展示用於一 RRAM記憶體單元之一並聯選擇架構之 一項實施例之一示意圖。 圖3·展示根據圖2之並聯選擇實施例之一 RRAM記憶體單 157997.doc -11- 201214437 元陣列之一項實施例之一示意圖。 一項 之一 —項 一項 圖4展示根據圖3之並聯選擇實施例之一感測操作之 實施例之一示意圖。 圖5展示根據圖3之並聯選擇實施例之一程式化操作 項實施例之一示意圖。 圖6展示根據圖3之並聯選擇實施例之一抹除操作之 實施例之一示意圖。 圖7展示可併入圖3之記憶體陣列之一記憶體系統之 實施例之一方塊圖。 【主要元件符號說明】 100 選擇二極體 101 記憶體單元 105 選擇電晶體 106 電阻性記憶體單元 200 電阻性隨機存取記憶體單元 201 選擇電晶體 210 電阻性隨機存取記憶體裝置 301 源極線 303 選擇閘極汲極電晶體 305 選擇閘極源極電晶體 310 位元線 311 位元線 320 字線 321 字線 157997.doc 201214437 322 字線 323 字線 401 位元線 402 位元線 410 字線 412 選擇閘極源極電晶體 413 選擇閘極汲極電晶體 501 位元線 502 位元線 510 字線 512 選擇閘極源極電晶體 513 選擇閘極汲極電晶體 520 輔助電晶體 601 位元線 610 字線 612 選擇閘極源極電晶體 613 選擇閘極汲極電晶體 700 記憶體 710 外部處理器 720 記憶體系統 730 陣列 740 位址緩衝器電路 744 列解碼器 746 行解碼器 157997.doc -13- 201214437 750 感測放大Is電路 755 寫入電路 760 資料輸入與輸出緩衝器電路 762 資料連接 770 記憶體控制電路 772 控制連接 BL 位元線 Ierase 抹除電流 IpGM 程式化電流 SRC 源極線 VBl 資料線電壓 V erase 抹除電壓 VpASS 通過電壓 v PGM 程式化電壓 V precharge 預充電電壓 v SHIELD 屏蔽電壓 V SRC 源極線電壓 VWL 選擇線電壓 WL 字線 157997.doc -14-

Claims (1)

1. 201214437 七、申請專利範圍： 1. 一種記憶體裝置，其包括. 一控制元件；及 一可變電阻記憶 2 ·如請求項1之記憶 體。

   趙單元，其與該控制元件並聯麵合。 趙裴置，其中該控制元件係一電晶 3. 如請求項2之記憶趙裝 之加偏壓提供對該可變 4. 如請求項3之記憶徵t 態以選擇性地耦合至— 置，其中該電晶體之一控制閘極 電阻記憶體單元之存取。 置’其中該電晶體之一j：及極經組 資料線且該電晶體之~源極經組

   一源極線。 5.如睛求項1之記憶體裝置，其中該電晶體之停用使得電 流能夠流動通㈣！己憶體單元㈣程式化、感測及,或抹 除該記憶體單元。 6. 如請求項5之記憶體裂置，其中沿一第一方向流動之電 流增加该記憶體單元之一電阻β 7. 如請求項6之記憶體裝置，其中沿一第二方向流動之電 流減小該電阻性記憶體單元之該電阻。 8·如請求項6之記憶體裝置，其中該記憶體單元經組態以 私·式化有兩個以上狀態以使得每一狀態係由一不同電阻 指示。 9.如請求項1之記憶體裝置’其中該記憶體骏置係記憶體 裝置之複數個串聯串之部分且該控制元件係一選擇電晶 157997.doc 201214437 10·如請求jgQ 勺 之記憶體裝置，其中記憶體裝置之每一串聯 /、晚鄰選擇電晶體源極至沒極地串聯耦合 選擇電晶體。 1 士 :'求項9之記憶體裝置，其中記憶體裝置之每一串聯 、過第—選擇閘極耦合至一資料線且通過—第_ 擇問極輕合至-源極線。 —選 月求項9之記憶體裝置，其中每一選擇電晶體之一控 制閘極輕合至__選擇線以藉助記憶體裝置之晚鄰牟聯申 形成記憶體裝置之列。 13. -種關於—記憶體單㈣狀操作之方法，該方法包 按—預充電電壓加偏壓於一選定資料線； 加偏壓於包含一可變電阻記憶體單元之一選定記憶體 裝置之—控制閘極以關斷並聯耦合至該記憶體單元^一 電晶體； —*启動未選定記憶體裝置之—㈣加偏壓於該等未 定記憶體裝置之控制閘極；及 回應於該選定資料線之—所㈣電壓或該選定㈣ 上之選定電流令之-者判定該記憶體單元之一狀態。 14. 如請求項13之方法，且 心 ^ 步包含加偏壓於選擇閘極, 使得啟動該等選擇閘極。 15. 如請求項13之方法，且進_ /匕括按一屏蔽電壓加偏β 於該等選定資料線之毗鄰資料線。 1 6.如凊求項1 3之方法，其中_ έφ链儿七达ΒΑ Τ經程式化記憶體單元包括- 157997.doc 201214437 相對低電阻且一未經程式化記憶體單元包括一相對高電 阻。 ° 17. 18. 19. 20. 如請求項16之其中該選定記„單元之該相對低 電阻導致在一感測操作期間將該資料線自該預充電電壓 下拉至一相對較低電壓。 如請求項16之方法且進一步包含回應於該選定資料線上 之一電壓差或該選定資料線上之一電流位準中之一者判 定程式化至該記憶體單元之複數個狀態中之一者。 如請求項18之方法’其中該電壓差指示該記憶體單元之 一電阻。 如請求項14之方法，其中該等選擇閘極之一第一者經組 態以控制通過該選定記憶體裝置之一程式化電流。 157997.doc