TW201214435A - Cross-point memory utilizing Ru/Si diode - Google Patents

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201214435 六、發明說明： 【發明所屬之技術領域】 本發明一般而言係關於半導體記憶體，且特定而言，在 一或多項實施例中，本發明係關於使用含有釕及矽之二極 體之交叉點記憶體。 【先前技術】 通常提供記憶體裝置作為電腦或其他電子裴置中之内部 半導體積體電路。存在諸多不同類型之記憶體，其包括 (舉例而言）隨機存取記憶體（RAM)、唯讀記憶體（R〇M)、 動態隨機存取記憶體（DRAM)'同步動態隨機存取記憶體 (SDRAM)及快閃記憶體。 般而5 ，交叉點S己憶體係由出現於兩個導電線（例 如，一存取線（通常稱為一字線）與一資料線（通常稱為一位 元線））之一交叉點處之一電阻元件界定。圖丨係具有出現於 存取線丨38(例如，字線）與資料線126(例如，位元線）之交 又點處之記憶體胞102之-基本交又點言己憶體陣列1〇〇之一 部分之一示意圖。 陣列Π)0中之每-記憶體胞102包括耦合於一存取線138 與一資料線126之間的一電阻元件1〇4。一般而言，電阻元 件1〇4之電阻率之差別界定每一記憶體胞1〇2之資料值。舉 例而言，具有一相對較高電阻率之—電阻元件1〇4之記憶 體胞102可界定諸如一邏輯〇之一個資料值，而具有一相對 較低電阻率之-電阻元件104之記憶體胞⑽可界定諸如— 邏輯1之—不同資料值。藉由跨越-存取線138與-資料線 157309.doc 201214435 126之一特定組施加一電位差，可感測兩個線之間的一所 得電流以判定出現於彼交又點處之記憶體胞1 〇2是否具有 相對較高或相對較低之電阻。可使用若干不同電阻率值來 界定兩個以上之資料狀態。 交叉點記憶體通常係非常空間有效的，提供高記憶體密 度。然而’在較大陣列中，透過非選定或部分選定之記憶 體胞之洩露可成為問題。由於上述原因，且由於熟習此項 技術者在閱讀並瞭解本說明書之後將變得顯而易見之下述 其他原因’在該技術中需要替代性交叉點記憶體陣列架 構。 【發明内容】 各種實施例包括具有在兩個導體（例如，一存取線及一 資料線）之間與一個二極體串聯耦合之一電阻元件之記憶 體胞。該等二極體含有釕及石夕。 【實施方式】 在以下詳細說明中，參考形成此說明之一部分之附圖， 且該等附圖中以圖解說明之方式展示特定實施例。在附圖 中’貫穿數個視圖以相同數字描述大致類似之組件。可使 用其他實施例’且可在不背離本發明之範疇之情況下做出 結構、邏輯及電改變。舉例而言，術語半導體可指一材料 層、一晶圓或一基板且包括任一基底半導體結構❶「半導 體」應理解為包括藍寶石上覆矽（s〇s)技術、絕緣體上覆 矽（SOI)技術、薄膜電晶體（TFT)技術、摻雜及不摻雜半導 體、由一基底半導體結構支撐之矽之磊晶層、以及熟習此 157309.doc 201214435 項技術者所習知之其他半導體結構。此外，當參考下述說 明中之一半導體時’可使用先前處理步驟以在基底半導體 結構中形成區域/接面。因此，不應將以下詳細說明視為 限定性意義。 圖2係根據一實施例之一記憶體陣列2〇〇之一部分之俯視 圖，以便為圖3A至圖9B之論述提供參考框架。記憶體陣 列200包括形成於複數個第一導體（例如，資料線）226與複 數個第二導體（例如’存取線）238之交叉點處之記憶體胞 202。一般而言，存取線238及資料線226係以一交又圖案 形成，但無需如圖2中所展示形成為正交。一般而言，兮己 憶體陣列200之一導體是一存取線238還是一資料線226取 決於該導體是用來選擇（例如’啟動）一記憶體胞2〇2還是用 來感測（例如，讀取）選定記憶體胞202之一資料值。 圖3 A至圖3 Η繒·示根據一實施例沿圖2之視線a - A1所截 取之記憶體陣列200之一部分在各個製造階段期間的剖 視圖。圖4 A至圖4 Η繪示根據一實施例沿圖2之視線b _ Β’所截取之記憶體陣列200之一部分在各個製造階段期間 的剖視圖。圖3Α至圖3Η之剖視圖對應於圖4Α至圖4Η 之剖視圖以使得圖3 Α及圖4 Α係在相同製造階段處截 取’圖3 B及圖4 B係在相同製造階段處截取，且依此類 推。 圖3A及圖4A繪示在數個處理步驟可能已發生之後的— 記憶體陣列之一部分。一般而言，圖3A及圖4A可繪示其 上將形成記憶體陣列200之一支座220。作為一個實例，支 157309.doc 201214435 座220可係一介電材料。實例性介電材料包括氧化矽 (si〇/si〇2)、氮化矽（siN/si2N/si3N4)或氮氧化矽（si〇xNy) 材料。進一步之實例性介電材料包括經摻雜之氧化矽材 料，諸如一硼磷矽酸鹽玻璃（BPSG)，即一摻雜有硼及磷之 二氧化矽材料。其他介電材料係已知且用於半導體製造之 技術中。一般而言，支座22〇應經選擇以通常抑制形成於 其上之未來資料線之間的電流，且此亦可藉由在毗鄰資料 線之間的支座220中形成隔離區域來完成。 圖3A及圖4A進一步繪示一經圖案化電介質222a。經圖 案化電介質222a—般而言係一介電材料。雖然經圖案化電 介質222a可係與支座220相同之介電材料，但選擇不同介 電材料允許選擇性移除。舉例而言，經圖案化電介質Μ。 可藉由在支座220上形成一介電材料而形成，隨後藉由圖 案化該介電材料而形成用於未來存取線之形成之溝渠 224。如圖3A及圖4A中所繪示，可形成溝渠224以曝露支 座220之部分，或可在曝露支座22〇之部分之前終止溝渠 224。藉由為支座220與經圖案化電介質222a選擇不同介電 材料，支座220可藉由使用對經圖案化電介質222&係選擇 性之一移除製程而充當一停止層。舉例而言，為形成在曝 露支座220之部分之前終止的溝渠224，可使用一定時移除 製程。 在圖3B及圖4B中，形成第一導體226。一般而言，第一 導體226經形成以含有一或多個導電材料，例如，金屬、 金屬合金、導電金屬氮化物、其他導電材料或其某一組 157309.doc 201214435 合。舉例而言，形成第一導體226可包括在溝渠224之底部 及側壁上形成一障壁（在圖3B或4B中未展示），隨後用一金 屬填充溝渠224 »對於一個實施例，該障壁可包括形成一 第一金屬或金屬氮化物以覆蓋一溝渠224之底部及側壁， 且然後形成一第二金屬以填充溝渠224(例如，見圖9A及圖 9B之形成第一導體226之障壁225及導電材料227)。特定而 言，對於某些實施例，該障壁可包括鎢、鈦氮化物或钽 (但僅作為幾個實例p 一般而言，該障壁將取決於填充溝 渠224之導電材料，亦即，障壁將意欲減少哪種類型之雜 質或其他擴散組分。導電材料之實例可包括銅、鋁、鎢、 金及/或其合金。在某些實施例中，可使用一晶種層（未展 不）來促進填充溝渠224之製程。用於形成第一導體226之 適合技術可包括（舉例而言）化學氣相沈積（CVD)、物理氣 相沈積（PVD)、原子層沈積（ALD)及無電極電鍍。對於某 些實施例，溝渠224經填充而超出經圖案化電介質222&之 一上部表面，諸如在所有曝露表面上方形成一導電材料之 一毯覆式沈積製程。在此情形中，可執行一化學-機械平 坦化(CMP)製程以移除在經圖案化電介質心之上部表面 上面延伸之導電材料之部分。 在圖3C及圖4C中，移除第—導體226之一部分。舉例而 曰’第-導體之一上部表面係凹陷於經圖案化電介質η。 上4表面下面。可使用一各向同性或各向異性移除製 程達使第-導體226凹陷_特定量所期望之—特定時間。 舉例而言，可藉助對在經圖案化電介質❿上方之第一導 157309.doc 201214435 體226之材料係選擇性之一蝕刻劑使用一濕蝕刻製程。對 於一項實施例’第一導體226凹陷至大約其原始高度之 1/2。作為一替代形式’經圖案化電介質222a可形成至第 一導體226之期望高度，溝渠224可被填充且任何過量可被 移除（諸如藉由CMP)。 在圖3D及圖4D中，在第一導體226上方形成釕材料 228。舉例而言，可用含有釕（Ru)之一材料填充在移除第 一導體226之部分時重新敞開之溝渠224之部分。用於形成 釕材料228之適合技術可包括（舉例而言）CvD、pvd、ALD 及無電極電鑛。對於某些實施例’藉由自釕或石夕化釘 (Ru2Sh)標的進行濺鍍來形成釕材料228。 對於各種實施例，釕材料228含有處於足以使釕成為釕 材料2 2 8之最大金屬組分之一位準之釕。對於某歧實施 例’釕材料228基本上由元素釕構成。對於額外實施例， 釕材料228基本上由矽化釕構成。如相對於第一導體226所 述，用釕材料228填充溝渠224可在經圖案化電介質222a之 一上部表面上面延伸’且可移除（諸如藉由CMP)此過量材 料以平坦化該表面。 在圖3E及圖4E中’移除釘材料228之一部分。舉例而 吕’釕材料228之一上部表面係凹陷於經圖案化電介質 222a之一上部表面下面。可使用一各向同性或各向異性移 除製程達使釕材料228凹陷一特定量所預期之一特定時 間。舉例而言，可使用曝露至〇3或〇2/C丨2來選擇性地移除 在經圖案化電介質222a上方之釕材料228之材料。對於一 157309.doc 201214435 項實施例’釕材料228凹陷至大約其原始高度之1/2。 在圖3F及圖4F中，在釕材料228上方形成石夕材料230。舉 例而言’可用含有矽（Si)之一材料填充在移除釕材料228之 部分時重新敞開之溝渠224之部分。用於形成矽材料23〇之 適合技術可包括（舉例而言）CVD、PVD及ALD。對於各種 實施例’石夕材料2 3 0含有處於足以使石夕成為石夕材料2 3 〇之最 大組分之一位準之矽。對於某些實施例，矽材料23〇基本 上由單晶矽、多晶矽（亦即’多晶矽）或非晶矽構成。對於 額外實施例’矽材料230係經導電摻雜的。對於進一步之 實施例’石夕材料230具有一 η型導電率。提供一 η型導電率 可包括用諸如砷（Ar)或磷（Ρ)之一 η型雜質摻雜。可在形成 石夕材料230期間或之後發生此摻雜。如相對於第一導體226 所述，用矽材料230填充溝渠224可在經圖案化電介質222a 之一上部表面上面延伸，且可移除（諸如藉由CMP)此過量 材料以平坦化該表面。 在圖3G及圖4G中’移除矽材料230之一部分。舉例而 吕’矽材料230之一上部表面係凹陷於經圖案化電介質 222a之一上部表面下面。可使用一各向同性或各向異性移 除製程達使石夕材料230凹陷一特定量所預期之一特定時 間。舉例而言’可藉助對在經圖案化電介質2223上方之矽 材料230之材料具有選擇性之一蝕刻劑來使用一濕蝕刻製 程。對於一項實施例，矽材料23〇凹陷至大約其原始高度 之1/2。碎材料230及釕材料228連同形成於釕材料228與矽 材料230之間的一可選矽化釕界面（在圖及圖4g中未展 157309.doc 201214435 示）共同地形成一記憶體胞之一個二極體。舉例而言，其 中釕材料228係釕且矽材料230係多晶矽，對於其令在形成 石夕材料230之後不形成矽化釕界面之實施例，二極體可具 有在多晶矽上之釕之一界面，或二極體可具有在多晶石夕上 之自釕與多晶石夕之一反應形成之石夕化釕之一界面。將參考 圖31後跟有在矽材料230上形成可選矽化釕界面之論述。 在圖3Η及圖4Η中’第一電極232可形成於矽材料23〇上 方。一般而言，第一電極232經形成以含有一或多個導電 材料’例如’金屬、金屬合金、導電金屬氮化物、其他導 電材料或其某一組合。舉例而言，在移除矽材料23〇之部 分時重新敞開之溝渠224之部分可用第一電極232之一或多 個導電材料來填充。用於形成釕材料228之適合技術可包 括（舉例而言）CVD、PVD、ALD及無電極電鍍。如相對於 第一導體226所述，用第一電極232之導電材料填充溝渠 224可在經圖案化電介質222a之一上部表面上面延伸且 可移除（諸如藉由CMP)此過量材料以平坦化該表面。 在第一電極232之形成之後，在第一電極232上方形成具 有可變電阻率之一材料234。具有可變電阻率之材料234可 包括硫屬化物或其他相變材料、鐵電材料、磁阻材料或可 透過跨越該材料施加一適合電位差而變更其電阻率之其他 材料。某些特定實例包括NiO、Nb205、Ti〇2、Hf〇2、 A12〇3、Mg0x、Zr0x、Cr〇2、v〇、抓及 A1N。一 般而 S ’前述材料係視為能夠可逆地變更其電阻率之材料。具 有可變電阻率之材料234可進一步包括可熔材料以使得其 157309.doc 201214435 電阻率可自一初始值變更至一不同值但不容易恢復至其初 始值舉例而s，材料234可係一反炼絲，以使得其呈現 介電或半導電性質直至跨越該反熔絲之一充分電位差之施 加允許反熔絲之相對側上之導電材料短接在一起。對於諸 如繪示於圖3H及圖4H中之實施例，具有可變電阻率之材 料234可形成為一連續層，且可在一個方向跨越第一電極 232之一長度及在另一個方向跨越第二電極236之一長度。 在具有可變電阻率之材料234之形成之後，第二電極236 可形成於具有可變電阻率之材料234上方。第一電極M2、 具有可變電阻率之材料234及第二電極236共同形成該等記 憶體胞之電阻元件…般而t，第二導體236經形成以含 有一或多個導電材料，例如，金屬、金屬合金、導電金屬 氮化物、其他導電材料或其某—組合。舉例而t，形成第 二電極236可包括形成一經圖案化電介質222b、用一或多 個導電材料填充溝渠及如參考第—導體226所闡述而凹 陷。如相對於第-導體226進一步所述，用第二電極咖之 導電材料填充溝渠可在經圖案化電介質㈣之—上部表面 上面延伸且可移除（諸如藉由CMp)此過量材料以平坦化該 表面A圖案化電介質222b之材料選擇可遵循與相對於經 圖案化電介質222a所呈現之指導相同的指導，但電介質 222b與電介質222&無需係相同介電材料。 ’可在第二電極236上方形成 二導體238經形成以含有一或 、金屬合金、導電金屬氮化 在第二電極236之形成之後 第一導體23 8» —般而言，第 多個導電材料，例如，金屬 157309.doc 201214435 物、其他導電材料或其某一組合。第二導體238可具有與 第-導體226相同之構造。舉例而言，形成第二導體238可 包括用-或多個導電材料填充經圖案化電介質2221^之溝渠 及移除過量材料，諸如參考第一導體232所闡述。 ” 作為參考圖3A至圖3H及4A至41^所闡述之處理之一替代 形式，可藉由除本文中所闡述之製程之外的製程來形成諸 如第一導體226 '釕材料U8、矽材料23〇、第二電極236及 第二導體238之結構。使用第一導體226作為一實例，可藉 由以下步驟避免凹陷：將經圖案化電介質222a形成至第一 導體226之期望高度、用一或多個導電材料填充溝渠224及 移除（諸如藉由CMP)任何過量材料，或藉由將一或多個導 電材料形成至該期望高度、圖案化以界定第一導體226及 用介電材料填充第一導體226之間的空間。形成本文令所 闡述之結構之其他方法將對熟習半導體製造技術者顯而易 見。 圖31繪示根據某些實施例展示在矽材料23〇上之石夕化釕 (Ruji3)界面229之二極體之一剖視圖。石夕化釕界面229係 形成於矽材料230與釕材料228之間的矽材料230上。對於 各種實施例，石夕化釕界面229係一多晶石夕化釕。可藉由使 釕材料228及矽材料230退火（例如，一快速熱退火）來形成 矽化釕界面229，藉此促進釕材料228之釕與矽材料230之 矽的反應。舉例而言，圖3G及圖4G之結構可經受足以形 成一多晶矽化釕界面229之一時間及溫度，例如，500。(：至 800°C之一溫度在一氮氣（N2)環境中達5至30分鐘。 157309.doc •12· 201214435 現在將參考圖5A至圖5B、圖6A至圖6B、圖7A至圖7B、 圖8A至圖8B及圖9A至圖9B來闡述額外實施例。在此等圖 式中’省略各個製造階段。然而，其中所闡述之結構可使 用如參考圖3A至圖3H、圖31及圖4A至圖4H所闡述之處理 來製造。除非另有說明，否則結合圖3A至圖3H、圖31及圖 4A至圖4H相對於各種元件提供之指導可應用於所繪示實 施例中之每一者。 圖5 A及圖5B繪示根據一實施例分別沿圖2之視線A-A·及 Β-Β'所載取之一記憶體陣列之一部分的剖視圖。對於繪示 於圖3Α至圖3Η及圖4Α至圖4Η中之實施例，二極體係與沿 第一導體226之方向之批鄰記憶體胞接觸，但與沿第二導 體238之方向之β比鄰記憶體胞隔離。對於繪示於圖5 a及圖 5B中之實施例，二極體係與沿第一導體226之方向及沿第 二導體238之方向之毗鄰記憶體胞隔離。可藉由使用諸如 圖5A及圖5B中之經圖案化電介質222b之一額外經圖案化 電介質來形成此一結構。舉例而言，一經圖案化電介質 222a可形成至第一導體2%之一期望高度，且可形成第一 導體226。然後一經圖案化電介質222b可形成至釕材料 228、矽材料230及第一電極232之堆疊之一期望高度，界 定用於二極體及第一電極232之後續形成之通孔。可如參 考圖3H及圖4H所闡述來形成具有可變電阻率之材料234， 可如參考圖3H及圖4H所闡述來形成第二電極236及第二導 體238，應注意，圖5B之經圖案化電介質222c對應於圖4H 之經圖案化電介質222b。雖然圖5A及圖5B中未識別，但 157309.doc •13- 201214435 如參考圖31所闡述，可在釕材料228與矽材料23 0之間形成 石夕化釕界面。 圖6Α及圖6Β繪示根據一實施例分別沿圖2之視線Α_Α•及 Β-Β·所截取之一記憶體陣列之一部分的剖視圖。對於繪示 於圖5Α及圖5Β中之實施例，具有可變電阻率之材料234係 與沿第一導體2%之方向及沿第二導體238之方向之毗鄰記 憶體胞接觸》對於繪示於圖6Α及圖6Β中之實施例，具有 可變電阻率之材料234係與沿第一導體226之方向及沿第二 導體238之方向之毗鄰記憶體胞隔離。處理可與參考圖5Α 及圖5Β所闡述之處理類似，但經圖案化電介質222b可形成 至釕材料228、矽材料230、第一電極232及具有可變電阻 率之材料234之堆疊之一期望高度。雖然圖6A及圖6B中未 識別’但如參考圖31所闡述，可在釕材料228與石夕材料230 之間形成矽化釕界面。 圖7A及圖7B繪示根據一實施例分別沿圖2之視線A-A，及 B-B'所截取之一記憶體陣列之一部分的剖視圖。對於繪示 於圖3A至圖3H及圖4A及圖4H中之實施例，二極體係在一 記憶體胞之電阻元件與第一導體226之間。對於繚示於圖 7 A及圖7 B中之實施例，二極體係在一記憶體胞之電阻元 件與第二導體238之間。此外，儘管繪示於圖3A至圖3H及 圖4 A至圖4H中之實施例使其一記憶體胞之二極體與沿第 一導體226方向之毗鄰記憶體單元接觸，但繪示於圖7A至 圖7B之實施例具有與沿第一導體226及第二導體238兩者之 方向之毗鄰記憶體胞隔離之二極體。自前述論述中，此一 157309.doc -14- 201214435 結構之製造將顯而易見。雖，然圖7A及圖川中未識別，但 如參考圖3〗所闡述，可在釕材料228與妙材料23〇之間形成 矽化釕界面。 • 圖8A及圖8B繪示根據一實施例分別沿圖2之視線A_A，及 B-B所截取之一 s己憶體陣列之一部分的剖視圖。對於繪示 於圖7A及圖7B中之實施例，具有可變電阻率之材料234係 與沿第一導體226及第二導體238兩者之方向之毗鄰記憶體 胞接觸。對於繪示於圖8A及圖8B中之實施例，具有可變 電阻率之材料234係與沿第一導體226及第二導體238兩者 之方向之毗鄰記憶體胞隔離。自前述論述中，此一結構之 製造將顯而易見。雖然圖8A及圖8B中未識別，但如參考 圖31所闡述’可在釕材料228與矽材料230之間形成矽化釕 界面。 圖9 A及圖9B繪示根據一實施例分別沿圖2之視線A-A'及 B-B·所截取之一記憶體陣列之一部分的剖視圖。繪示於圖 9A及圖9B中之實施例展示形成為具有一障壁225及該障壁 内之一導電.材料227之第一導體226之一實例。繪示於圖9A 及圖9B中之實施例係與繪示於圖3A至圖3H及圖4A及圖4H ’ 中之實施例類似，但該等二極體係形成於一記憶體胞之電 * 阻元件與一第二導體238之間，且該等二極體係與沿第二 導體238之方向之毗鄰記憶體胞接觸而與沿第一導體226之 方向之毗鄰記憶體胞隔離*雖然圖9A及圖9B中未識別， 但如參考圖31所闡述，可在釕材料228與矽材料230之間形 成矽化釕界面。 157309.doc -15- 201214435 應注意’可在參考圖3A至圖卯所闡述之結構中使用額 外層，諸如抑制相對層之間的擴散之障壁層或促進相對層 之間的黏合之黏合層。 結論 已闡述使用包括串聯耦合於兩個導體之間的一電阻元件 及一個二極體之記憶體胞之記憶體裝置。該等二極體包括 釕材料及矽材料。該等二極體進一步包括在由釕或矽化釕 組成之矽材料上之一界面。矽化釕界面可係一多晶矽化 釕。 雖然本文已圖解說明及闡述特定實施例，但熟習此項技 術者將明瞭任何經計算以達成相同目的之安排均可替代所 展不之特定實施例。熟習此項技術者將明瞭該等實施例之 諸多修改。因此，此申請案意欲涵蓋該等實施例之任何修 改或變化形式。 【圖式簡單說明】 圖1係一基本交又點記憶體陣列之一部分之一示意圖。 圖2係根據一實施例為圖3A至圖9B之論述提供參考框架 之一記憶體陣列之一部分之俯視圖。 圖3 A至圖3H繪示根據一實施例沿圖2之視線α-Α·所截取 之一記憶體陣列之一部分在各種製造階段期間的剖視圖。 圖31繪示根據某些實施例展示矽材料上之矽化釕界面之 二極體之一剖視圖。 圖4Α至圖4Η繪示根據一實施例沿圖2之視線Β-Β·所截取 之一記憶體陣列之一部分在各種製造階段期間的剖視圖。 157309.doc -16· 201214435 圖5A及圖5B繪示根據一實施例分別沿圖2之視線A_A，及 B-B，所戴取之一記憶體陣列之一部分的剖視圖。 圖6A及圖6B繪示根據一實施例分別沿圖2之視線A_A，及 B-B'所截取之一記憶體陣列之一部分的剖視圖。 圖7A及圖7B繪示根據一實施例分別沿圖2之視線A_A，及 B-B’所截取之一記憶體陣列之一部分的剖視圖。 圖8A及圖8B繪示根據一實施例分別沿圖2之視線a_a，及 B-B'所截取之一記憶體陣列之一部分的剖視圖。 圖9A及圖9B繪示根據一實施例分別沿圖2之視線a_a•及 B-B’所截取之一記憶體陣列之一部分的剖視圖。 【主要元件符號說明】 100 基本交又點記憶體陣列 102 記憶體胞 104 電阻元件 126 資料線 138 存取線 200 記憶體陣列 2〇2 記憶體胞 220 支座 222a 經圖案化電介質 222b 經圖案化電介質 222c 經圖案化電介質 224 溝渠 225 障壁 157309.doc -17- 201214435 226 資料線/第一導體 227 導電材料 228 釕材料 229 矽化釕界面 230 Z夕材料 232 第 一電極 234 具有可變電阻率之材料 236 第 二電極 238 存取線/第二導體 157309.doc -18-

Claims (1)

1. 201214435 七、申請專利範圍： 1. 一種§己憶體胞，其包含： 一第一導體； 一第二導體； 耦合於該第-導體與該第二導 與在該第-導體與該第二電阻及 搞合之—個二極體；㈣之間的該電阻元件串聯 其中該二極體包含釕材料及矽材料；且 其中該二極體進一步包含選自 由'亥矽材枓上之釕界面 及該矽材料上之矽化釕界面構成 一界面 田 驭之群組之该矽材料上的 變 2. 如請求項丨之記憶體胞，其中該電阻元件包 電阻率之一材料。 丹畀〇J 溶絲或 3. 如請求項1之記憶體胞，其中該電阻元件包含一 反溶絲^ 4.如 月长項1之§己憶體胞，其中該妙化在了界 化釕。 面係一多晶矽 阻元件 5·如吻求項1之記憶體胞，其中該二極體係在該電 與该第一導體之間。 之該界面係在該 6. 如β月求項5之記憶體胞，其中該二極體 一極體之該矽與該第一導體之間》 7. 如凊求項5之記憶體胞，其中該電阻元件包含： 一第一電極； 具有可變電阻率之一材料；及 157309.doc 201214435 在該第二導體與該具 二電極。 、有了邊電阻率之材料之間的一第 8. 9. 10. 11. 12. 13. 14. 15. 如請求項7之記憶體胞， 其中δ玄具有可變電阻率之材料 係與该第一導體之—士 a 道 —万向之晚鄰記憶體胞及沿該第二 導體之—方向之毗鄰記憶體胞接觸。 如請求項8之記憶體胞，装 其中5亥一極體係與沿該第一導 體之該方向之該等毗鄰 己隐體胞接觸’但不與沿該第二 導體之該方向之該等轉記憶體胞接觸。 如請求項8之記憶體胞，其中該二極體係與沿該第—導 體之該方向之該等蛾鄰印格 ▲ 寸G糾。己隐體胞及沿該第二導體之該方 向之該等毗鄰記憶體胞隔離。 如請求項7之記憶體胞’其中該具有可變電阻率之材料 係與沿該第-導體之-方向之此鄰記憶體胞及沿該第二 導體之一方向之毗鄰記憶體胞隔離。 如明求項11之記憶體胞’其中該二極體係與沿該第—導 體之該方向之該等毗鄰記憶體胞及沿該第二導體之該方 向之該等毗鄰記憶體胞隔離。 如請求们之記憶體胞’其中該二極體係在該電阻元件 與該第二導體之間。 如請求項Π之記憶體胞，其中該二極體之财係在該二 極體之該界面與該第二導體之間。 如請求項13之記憶體胞’其中該電阻元件包含： 一第一電極； 具有可變電阻率之一材料；及 157309.doc 201214435 在該二極體與該具有可變電阻率之材料之間的—第二 電極。 16. 如睛求項15之記憶體胞，其中該具有可變電阻率之材料 . 係與沿該第一導體之一方向之毗鄰記憶體胞及沿該第二 導體之一方向之®比鄰δ己憶體胞接觸。 17. 如請求項16之記憶體胞，其中該二極體係與沿該第二導 體之該方向之該等毗鄰記憶體胞接觸，但不與沿該第— 導體之該方向之該等毗鄰記憶體胞接觸。 18. 如請求項16之記憶體胞，其中該二極體係與沿該第一導 體之該方向之該等毗鄰記憶體胞及沿該第二導體之該方 向之該等毗鄰記憶體胞隔離。 19. 如請求項15之記憶體胞，其中該具有可變電阻率之材料 係與沿該第一導體之一方向之毗鄰記憶體胞及沿該第_ 導體之一方向之毗鄰記憶體胞隔離。 20. 如請求項19之記憶體胞，其中該二極體係與沿該第一導 體之該方向之該等毗鄰記憶體胞及沿該第二導體之該方 向之該等毗鄰記憶體胞隔離。 157309.doc