TW201203491A - Ring power gating with distributed currents using non-linear C4 contact placements - Google Patents

Description

201203491 六、發明說明： [相關案之交互參照] 本申請案宣告受益於申請於2010年2月4日之美國 臨時申請案第61/301,431號，發明名稱為「使用非線性C4 接觸配置之具有分散電流的環形電源閘控」（Ring Power Gating with Distributed Currents Using Non-Linear C4 Contact Placements)，上述揭露併入本文中作為參考。 【發明所屬之技術領域】 本發明係有關於電源閘控（power gat ing)，特別係關 於環形電源閘控觸點之配置。 【先前技術】 環形電源閘控通常涉及到放置一環的電源閘電晶體 於積體電路區塊（block)(如微處理器核心）外圍的周圍，並 導引（directing)或匯流（funneling)VSS或VDD電流從電 源流過電晶體環。見 S. Mutoh，T. Douseki, Y. Matsuya， T. Aoki，S. Shigematsu，和 J. Yamada 等人所著的“具 有多臨界電壓的CMOS的1-V電源高速數位電路技術” IEEE J.固態電路 30，No. 8，pp. 847-854，1995 年 8 月，在此將其全文納入參考。 在某些應用中，最大電流通過量（throughput)為限制 設計或性能參數。特別是，在高頻處理器中，電流擁擠在 電源閘控環的邊界，超過了連接到電源閘控環一或兩側的 C4電接觸凸點的電流限制，從而產生問題。 針對這個問題所提出的一個解決方案是限制電源閘 4 95120 201203491 ㈣電路區塊的最大電流。然而，這將限制電路區塊的性 能，並且也將限制環式電源閘控可用的區域 ； 或者，積體電源問控可用於遍及被^的積體電路區 塊地分配電源閘。但是’這種分散電源問控，增加了設計 複雜性，CPU核心需要大量的額外設計時間。 因此，尋求改善環形電源閘控。 【發明内容】 本發明之一個態樣係提供一種電源閘，包括：於一部 分積體電路區塊（例如，沿著微處理器、圖形處理器、或盆 他κ的外圍）上的-系列電性觸點；以及電_合到區塊 上的電性觸點以形成電源閘邊界的一系列電源閉電晶體。 沿至少-部分運行邊界長度的電性觸點定義實質非線性輪 廓。 針對運行邊界長度的固定觸點間隔而言，實質非線性 輪廓係配置和排列成相對於實質線性輪摩提供增加的觸點 密度。 在一些實施例中，電源閘極是環形電源閘。 本發明之另-種態樣提供一種電源間環，包括於一部 分積體電路區塊上（例如，微處理器⑽））的一系列電性觸 點。沿至少一部分電源閘環的邊界的電性觸點定義實質非 ^生輪廟’其配置和制成針㈣定義行邊界長度的固 定觸點間隔而相對於實質線性輪廟提供增加的觸點密度。 、本發明之另—種態樣提供一種控制電源閉之電流通 、量的方法該方法包括：提供具有邊界的電源閘該邊 95120 5 201203491 界由-系列電性觸點定義’該系列電性觸點電性搞合到對 應的電源閘電晶體；以及沿該電源閘邊界的運行長度以實 質非線性圖案排列該系列電性觸點的一段。 本發明之一個或多個實施例的細節係在隨附圖式與 下列實施方式中提出。本發明之其他特徵、目的和優點將 從實施方式和圖式以及申請專利範圍中變得更清楚。 【實施方式】 參照第1圖，電源閘控排列1包括多個CPU 3和與每 個CPU 3相關聯的環形電源閘7。環形電源閘7還可與北 橋電路5 —起使用。環形電源閘極7包括並聯的電源閘電 晶體用於導引VSS或VDD電流自電源到cpu 3。因此，可 藉由圍繞CPU3和L2快取的環形電源閘7提供核心級 (core-level)電源閘控。 參照第2圖’環形電源閘控封裝2包括於積體電路晶 粒或部分晶粒（例如，cpu)上的晶粒上格層（on_die grid 1 ayer)4。VSScore封裝平面或層6以及vss封裝平面或層 8覆蓋格層4。核心封裝層6可為單塊封裝層而vss封裝層 8可以是多塊封裝層。晶粒上格層4上的第一系列電性觸 點10接觸VSScore封裝層6。環形電源閘7是由設置於 第一系列觸點10和第二系列電觸點12之間的電源閘控電 晶體（示於第6圖）形成，以控制VSSc〇re封裝層6和¥% 封裝層8之間的電流流動。專用的封裝層6是封裝件辅助 特徵，其提供電流到電源閘控環的低阻抗路徑。封裝層6 通過C4凸點連接到核心。 95120 6 201203491 參照第3圖，一部分的電源閘控封裝14沿封裝平面 周邊18定義電源閘邊界16。沿著“直邊，，周邊18者是系 • 列觸點10和12的實質線性接觸配置或“輪.（pr〇file)，/'。 觸點费度或觸點輪廓在此有時是參考沿電源閘邊界戋“運 行邊界長度” 17的固定線性距離而描述。“運行邊界長 度17是用於決定沿邊界之觸點密度的線性距離參考，並 不會限制電源閘電晶體的配置或放置。例如，對於相同觸 點間隔而言，與線性觸點輪廓相比，非線性觸點輪廓在固 定的運行邊界長度上提供增加的觸點密度。因此，運行邊 界長度指的不是電源閘或區塊周長的線性或非線性，而是 指沿電源閘邊界的預定線性距離。同樣，電源閘可以不同 的方式配置或與積體電路相關聯，其擺放並不限於沿積體 電路之周長或外圍的位置。 C4凸點接觸位置顯示為VSSC0RECVSS閘極電源）觸點 1〇 ’ VDDC0RE觸點20，VSS(非閘極電源）觸點12和VDDNB 觸點22。在一些應用中，電流流動熱點可導致vssc〇RE 觸點10和VSS觸點12或沿著閘極邊界16的凸點超過C4 限制’例如，每C4> 350mA。 參照第4圖，藉由以非線性輪廓方式配置觸點和 12可以提供改良的電流通過量和電流平衡，以便沿電源閘 極運行邊界長度17提供增加的觸點密度。vsS / VSSCORE， 凸點觸點10、12的“Z字狀彎曲（zigzag)”圖案或非線性 輪庵是沿區塊周邊18排列。在所示的實施例中，相同的運 行邊界長度17與第2圖的線性輪廓相比，在某些情況下z 7 95120 201203491 字狀彎曲輪廓可沿供應面（VSSC0RE)6,和VSS供應面8,的 周邊提供百分之五十更多的C4VSS/VSSC0RE觸點1〇、12。 相對於線性觸點輪廓，非線性觸點輪廓以實驗證實可 以改善電流通過量性能。特別是，使用非線性或Z字狀彎 曲電源C4凸點配置已顯示出在任何C4凸點減少最大電 流。同樣’由於一個或多個非線性邊緣（edge)，C4觸點的 數量增加會增加電流性能並減少熱點。 參照第5圖’積體電路區塊50被電源閘環底座56所 包圍。沿左區塊邊緣設置Z字狀彎曲或非線性觸點輪廓 52 ’以及沿三個其他區塊邊緣設置線性觸點輪廓54 ^核心 的左側上的VSS / VSSC0RE邊界上的非線性或z字狀彎曲 接觸圖案52提供額外的周邊觸點密度，使最大凸點電流不 超過最高電源工作點的C4EM限制。VDDC0RE凸點20置於 角洛’以將電流擁擠效應（current-crowding effect)最小 化，並在電源閘環内提供ESD裝置低阻抗路徑。 SOI製程可用於具有Vt NM0S邏輯裝置的VSS的閘控， 而不需要額外的處理步驟，以減少導通電阻（〇n state resistance)。在特定的實施例中，除兩個金屬層16χ M1〇 和Mil之外，低阻抗封裝層6可提供用於作為虛擬接地層， 消除超厚矽金屬化層的需要，最小化厚封裝層6的電壓損 失。 小心地將從底座裝置到VSS和VSSC0RE凸點12、10 的阻抗路徑予以平衡。在特定的實施例中，電源閘環使用 1. 38米的NM0S寬度，在接地軌上至核心中心間提供最壞 95120 8 201203491 it況的有效電阻約為l lmfi並由此產生〈⑼的頻率損失。 圍繞核心邊緣以固定區間（intervals)設置 • VSSc〇re C4觸點W。此外，積體電路區塊上的内部部分 還可汉置觸點1G。由於在裸露或延伸的輪廊52中存在有 中間VSScore凸點1〇，所以沿非線性觸點輪靡犯的凸點 /觸點後度大於線性輪廓54的觸點密度百分之五十左 右同樣…非線性輪# 52以相應增加的密度在邊界周 圍設置相應的vSSreal觸點/凸點12。 藉由在數量增 靡52增加的觸點改善電流平衡，沿非線性輪 你凸點雄、度可以提供更高的電流通過量， =:控增加的非線性輪廓提供改良的 心）特別有利。例如2率區塊（如微處理器核心或繪圖核 到閘控可以緩解先前避免讓核心達 到最佳或最大時脈頻率的電流_。 有利的是，關閉奸 (騰的=心級⑽電源模式中的不作動核心 每核心高達約Η的電1可以提供大量的電源節省，例如， 晶粒多私的方式此’㈣級麵閘控可利用每 、人卽約電源。此外，由 定向電源到作動核心可 Τ作動核心重新 棱仏更间的作動核心速度。 貫施例中，指又型金屬指（wer-digitated metal flnger)可被用來將電流從C4凸點傳播到電源閘 FET上的區域。 參照第6圖，底座電源閘開關13之—側通過觸點ι〇 連接到VSScore，且其另-側通過觸點12連接到似。觸 95120 9 201203491 # 12排列在貫質的非線性輪廓，提供增加的觸點密 度和改良的電流平衡和/或電流通過量。 參照第7圖，電源閘結構6〇包括電路區塊62以及 VSScore封裝層6^C4凸點觸點1〇係電性耦合到封裝區 的區塊62及vsScore封裝層66並且電性耦合到封裝邊緣 處的底座56。底座56包括電源閘電晶體或開關，如nfeT， 設置於區塊62上的觸點1〇和觸點12之間。 沿電源閘邊界的非線性觸點輪廓的使用可用於最大 化觸點和通孔的數量或密度，並減少電阻，同時提供高密 度的WFET/Area2，如每個底座單元有3. 6um總FET寬度。 另外的非線性邊界輪廓設計優勢可包括藉由增加核 心閘控功能而減少採用環形電源閘控的客製電路的複雜 性，並增加插座兼容性’而保留插座的引腳位置和定義。 雖然一般認為電路和物理結構在現代半導體設計和 製造中為眾所周知’但物理結構和電路仍可體現在後續^ 計、測試或製造階段中適合使用的電腦可讀描述形式。在 示範組構中表現為離散元件的結構和功能可以實現為植人 結構或元件。本發明係考慮到包括電路、電路系统、才目_ 的方法和此種電路、系統和方法的電腦可讀媒體編揭，所 有如同在此描述者，並且如同在所附的申請專利範圍中定 義者。如在此所使用者，電腦可讀儲存媒體包括磁盤、磁 帶或其他磁性、光學、半導體媒體（例如，快閃記憶卡，r〇m) 的至少其中一種。在某些情況下，基於電腦可讀媒體指令 (如Veri log，HDL ’ GDSII資料）用於產生光罩以建立電路， 95120 10 201203491 電路可為組構製造設備（FAB)的結果。 以上以描述本發明之一些實施例。不過，應了解到仍 可在不違背本發明之精神及範疇下，對上述實施例進行各 種修飾。例如，所揭露的閘控結構可以被用在VDD閘控和 VSS閘控、或在積體電路周邊以外的配置。此外，任意數 量的非線性和線性觸點輪廓可沿電源閘控邊界以各種組合 排列。因此，將了解到，排列在非線性輪廓中通過複數個 電源閘電晶體連接的電性觸點可以針對固定線性距離在線 性輪廓上提供觸點密度和性能優勢。因此，其他實作或實 施例也在下列申請專利範圍的範圍内。 【圖式簡單說明】 藉由參照隨附圖式，該技術領域中具有通常知識者將 更加了解本發明，而且其目的、特徵和優點將變得顯而易 見。 第1圖是多塊環形電源閘控排列的頂視圖。 第2圖是環形電源閘控排列的分解視圖。 第3圖是沿電源閘極運行邊界長度的一部分線性觸點 輪廓的頂視圖。 第4圖是沿電源閘極運行邊界長度的實質非線性觸點 輪廓的頂視圖。 第5圖是電源閘控排列的頂視圖，其包括一個實質非 線性觸點輪廓與三個實質線性觸點輪廓。 第6圖是具有非線性觸點輪廓的電源閘極的示意圖。 第7圖是電源閘極接觸排列的側視圖。 11 95120 201203491 在不同圖式中使用相同元件符號來表示相似或相同 的物件。 【主要元件符號說明】 1 電源閘控排列 2 環形電源閘控封 3 CPU 4 晶粒上格層 5 北橋電路 6 VSScore封裝層 6’ 供應面（VSSCORE) 7 環形電源閘 8 VSS封裝層 8， VSS供應面 10、 12、20、22 觸點 13 底座電源閘開關 14 電源閘控封裝 16 電源閘邊界 17 運行邊界長度 18 區塊周邊 50 積體電路區塊 52 非線性觸點輪廓 54 線性觸點輪廓 56 底座 60 電源問結構 62 區塊 66 VSScore封裝層 12 95120

Claims (1)

1. 201203491 七、申請專利範圍： I 一種電源閘結構，包括： 乐夕1】1：性觸點 _ “丨."邻關聯； 複數個電源閘電晶體，電性衫到該電性觸點 =成電源閘邊界’該電源_界的—部分㈣徵在於運 行邊界長度；及 邊界長度的實 其中’該電性觸點定義相對於該運行 質非線性輪廓》 2. 如申請專利範圍第1項所述之電源閘結構，其中，將該 實質非線性輪廓組構且配置成，相對於該運行邊界長^ 上的固定觸點間隔的實質線性輪廓而言，提供增加的ς 點密度。 3·如申請專利範圍第1項所述之電源閘結構，其中，該電 源閘是環型電源閘。 4. 如申請專利範圍第1項所述之電源閘結構，還包括積體 電路封裝層，其配置成提供該電源閘低阻抗電流路徑。 5. 如申請專利範圍第1項所述之電源閘結構，還包括電壓 源封裝層，其電性耦合到與該積體電路封裝層相對向的 該電源閘電晶體。 6· 一種電源閘結構，包括： 積體電路區塊； 複數個電源閘電晶體，定義電源閘邊界，該電源閘 邊界的一部分的特徵在於運行邊界長度；及 一系列電性觸點，係於積體電路區塊的一部分上， 1 95120 201203491 其電性搞合到該複數個電源閘電晶體 點間隔的線性觸點輪廟而沿該運行邊界長度觸 增加的觸點密度的實質非線性輪廓。 、 7. 如申請專利範圍第6項所述之電_結構， 線性輪靡的觸點密度大於線性輪廓的觸點密度5(J 右。 工 8. 如申請專利範圍第6項所述之電料結構，其中， ==觸點輪廓定義正弦圖案及2字狀彎曲圖案的 9·如申料利範圍第6項所述之電源閘結構，其中該辦 力:的觸點密度係配置成相對於該運行邊界長度的實質曰 ί性觸點輪靡而在該電源閘的該相同運行邊界長度上 谷納更高的最大化電流容量。 瓜如申請專利範圍第6項所述之電源閘結構，其中， 性觸點係位於該積體電路的週邊。 項所述之電源閘結構，還包括區塊 ’’其電性輕合到至少—些該電性觸點。 12. 如申請專利範圍第u項所述之電源閘結構，還包括電 耦合到該電源閘電晶體的多區塊封裝層。 13. 如申凊專利範圍第u項所述之電源閉結構，其中，該 區塊封裝層係配置成提供讓電流自該區塊流至該電源 閘環之低阻抗路徑。 14. 如申請專利範圍第6項所述之電源閘結構，還包括： 區鬼封裝層與„亥貫質非線性輪廟的該電性觸點接 95120 201203491 觸；及 . 源封裝層’其由對應的電源閘電晶體電性耦人 到該電性觸點。 祸口 15 =申請專利範圍第6項所述之電源閘結構，其實施為積 體電路或編石馬有該積體電路的設計檔案表示的電腦可 讀媒體。 16·-種控制電源間之電流通過量的方法，該方法包括： ^提供具有由一系列電性觸點定義的邊界的電源閘， -亥系列電性觸點電性輕合到對應的電源閘電晶體；及 沿該電源開邊界的運行長度以實質的非線性圖案 排列該系列電性觸點的一段。 如申請專利範圍第16項所述之方法，其中，對於固定 的運行邊界長度及觸點間隔而言，該非線性圖案係配置 成相對於實質線性圖案提供增加的觸點密度。 A如申料職，17項所叙方法，還^提供區塊 封裳層，其配置為讓區塊電流流至該電源閘之低阻抗路 徑。 19.如申請專利範圍帛18項所述之方法1包括提供電壓 源封裝層，其電性耦合到與該區塊封裝層相對向的該電 源閘電晶體。 20·如申請專利範圍第19項所述之方法，還包括以對應於 該實質非線性電源閘邊界輪廓之實質非線性輪廓將電 性觸點排列在該電壓源封裝層上。 Μ.如申請專利範圍第16項所述之方法，還包括以實質線 95120 3 201203491 22 性輪廓排列該電源閘之該系列觸點之第二部八 一種儲存資料和指令的電腦可讀儲存媒體，^7、 製造設備的各面向以產生積體電路，該積體電:於配置 一系列電性觸點，其與積體電路之— 包括： 及 口丨刀相關聯； 複數個電源閘電晶體，電性耦合到該電性 ^電源閘邊界，該電源閘邊界的—部分的 於= 邊界長度； 牧於運们 其中，該電性觸點定義相對於該運行邊 質非線性_。 料長度的賀 95120 4