TW201143035A - Stacked capacitor for double-poly flash memory - Google Patents

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Description

201143035 六、發明說明： 【發明所屬之技術領域】 本發明是有關於一種快閃記憶體，且特別是有關於一 種雙多晶矽快閃記憶體。 【先前技術】 各種積體電路時常要將電容器、電阻、電晶體、二極 體等各式電路元件整合在一起。在類比積體電路中，電容 0 器通常是用來確保類比積體電路能夠正常運作。在數位積 體電路中，通常是用來提供個別儲存位元在儲存資訊時所 需之電荷儲存位置。 眾所周知，要增加電容器的電容量，最重要為增加電 容器電板的面積與增加電容器電板間之絕緣層的介電常數 及其厚度。然而在元件尺寸（當然包含電容器的面積）日益 縮小的情況下，需要更加小心來檢視影響電容器電容量之 各種因素，以防止進一步減少電容器的電容量而影響積體 Φ 電路的功能。也就是，必須要找出解決方案來同時滿足提 升積體電路密度以及增加電容器電容量之兩種相反需求。 【發明内容】 因此，本發明之一態樣是在提供一種雙多晶矽快閃記 憶體之堆疊式電容器，以同時滿足提升積體電路密度以及 增加電容器電容量之兩種相反需求。此堆疊式電容器是由 下電極、下介電層、中電極、上介電層及上電極所組成。 其中下電極為基底中之摻雜區域，且有部分之中電極是沒 201143035 有被上介電層及上電極所覆蓋，以利於與電路節點迷接 此堆疊式電容器的製程能完整地整合於雙多晶石夕伊 記憶體的製程中。下電極是與快閃記憶體之穿遂穆雜區同 時形成。下介電層是與快閃記憶體之穿遂介電層同時^ 成。中電極是與快閃記憶體之浮置閘同時形成。上介電^ 是與快閃記憶體之中央介電層同時形成。上電極是與快閃 記憶體之控制閘同時形成。 【實施方式】 依據上述，提供一種雙多晶矽快閃記憶體之堆疊式電 容器。此堆疊式電容器的製程能完整地整合於現有之雙多 晶矽快閃記憶體的製程中。在下面的敘述中，將會介紹上 述之堆疊式電容器的例示結構與其例示之製造方法。為了 容易瞭解所述實施例之故’下面將會提供不少技術細節。 當然’並不是所有的實施例皆需要這些技術細節。同時， 一些廣為人知之結構或元件，僅會以示意的方式在圖式中 繪出’以適當地簡化圖式内容。 第1A圖為堆疊閘（stacked-gate)快閃記憶體之剖面結 構示意圖，第1B圖為依據本發明一實施例之一種堆疊式電 容器的剖面結構示意圖。第1B圖之堆疊式電容器可與第 1A圖之堆疊閘快閃記憶體之製程整合在一起。 在第1A圖中，P型快閃記憶胞120、P型金氧半電晶 體(PMOS) 122以及N型金氧半電晶體(NMOS) 124是形成 於記憶區域中，並以絕緣結構102將彼此分開。上述之絕 緣結構102例如可為淺溝渠隔離(shallow trench isolation; STI)或場氧化層（field oxide; FOX)。上述之P型快閃記憶胞 201143035 120與P型金氧半電晶體122係分別位於N井lo4a及N井 104b之中。N型金氧半電晶體124則位於卩井1〇^之中。 P型快閃記憶胞120係由穿遂介電層u〇a、浮置閘 112a、中央介電層n4a、控制閘U6a及源極/汲極118a所 組成。其中源極/汲極118a位於N型穿遂摻雜區1〇如之中。 P型金氧半電晶體122係由閘介電層U4b、開極⑽及源 極/汲極118b所組成。N型金氧半電晶體124係由閘介電 層114c、閘極116c及源極/没極118c所組成。 • 衫1B ®中’堆疊式電容$⑶係形成於周邊區域 中。堆疊式電容器Π6係由下電極108c (為N型摻雜區）、 下介電層110d、中電極112d、上介電層ll4d及上電極116(1 所組成。其中，中電極112(1有一部份暴露出來，沒有被上 介電層114d及上電極116d所覆蓋住，以用來與一電路節 點（circuit node)進行電性連接之用。位於下電極1〇8d兩側 之摻雜區118d是要用來與另一電路節點進行電性連接之 用。而且，上述之下電極108d位於p井1〇6d之中，而p • 井106d位於N井104d之中。因此，下電極l〇8c、下介電 層ll〇d與中電極112d組成第一電容器，而中電極U2d、 上介電層114d及上電極116d組成第二電容器。 由於第1A圖中之P型快閃記憶胞12〇與第圖中之 堆疊式電容器126結構之相似性’因此在第'1A_1B圖中有 許多部分是可以在同一步驟中完成的，分別列示於下。N 井104a、104b、104d可以在同一步驟中形成；？井1〇&、 106d也可以在同-步驟中形成；穿遂摻雜區論與下電 極108d也可以在同一步驟中形成。穿遂介電層u〇a、下介 電層1HM可以在同-步驟中完成。浮置間^與中電極 201143035 U2d可以在同—步驟中完成。中央介電層114a、閘介電層 114b、閘介電層114c與上介電層U4d可以在同一步驟中 完成。控制閘116a、閘極116b、閘極U6c與上電極⑽ 可以在同-步驟中完成。源極/汲極㈣與腿可以在同 -步驟中完成。源極/沒極118e與摻雜區可以在同一 步驟中7G成。換句4說，第1B圖之堆疊式電容器的製 程疋可以全整合至第1A圖中之p型快間記憶胞p 型金氧半電晶體122以及N型金氧半電晶體124之製程之
中’不需要任何額外的步驟來製造第1B圖之堆疊式電容器 126。製程的詳細内容將在下面詳細介紹。 ° 第2A-4A圖為第1A圖之堆疊閘快閃記憶體之製造流 程剖面結構示意圖；第2B-4B圖為第1B圖之堆疊式電容 器之製造流程剖面結構示意圖。 在第3A圖與第3BUt，先在基底1〇〇中形成絕緣結 構1 〇 2。然後，在預定為P型快閃記憶胞12 0、P型金氧半 =晶體m及堆疊式電容，126所在處下方之基底1〇〇 中，分別形成Nh〇4a、1〇4b及刪。接下來，在^
l〇4b及l〇4d之中分別形成p井職及咖。接著，在N 井104a以及p井106d之中分別形成穿遂摻雜區⑽玨以及 了電^聊。形成上述所有摻雜區所需之換質_肪賴 ί /及電性為所屬技術領域中具有通常知識者所能自 行決定之，因此不再贅述之。 入圖與第3B圖中，在基底⑽上依序形成第一 電曰”第—導電層’職同時圖案化第-介電層與第一 導電a帛；丨電層被圖案化形成穿遂介電層ll〇a及下介 電層11Gd。第—導電層被圖案化形成浮置閘112a及中電極 201143035 112d。上述之第一介電層例如可為熱氧化層或其他具友高 介電常數之介電層。上述之第一導電層之材料例如可為多 晶矽或是其他導電材料。而上述之圖案化方法例如可為微 影蝕刻法。 在第4A圖與第4B圖中，繼續在基底100上形成第二 介電層與第二導電層，再同時圖案化第二介電層與第二導 電層。第二介電層被圖案化形成中央介電層114a、閘介電 層114b、閘介電層114c與上介電層114d。第二導電層被 圖案化形成控制閘116a、閘極116b、閘極116c與上電極 116d。第二介電層例如可為由氧化層-氮化層-氧化層所組成 之複合層，或是其他具有高介電常數之介電層。第二導電 層之材料例如可為多晶矽或是其他導電材料。而上述之圖 案化方法例如可為微影蝕刻法。 接著，請再參考第1A圖與第1B圖，在基底100中形 成源極/汲極118a與118b以得到第1A圖之P型快閃記憶 胞120及P型金氧半電晶體122P型快閃記憶胞120。然後 在基底100中形成源極/汲極118c與摻雜區118d，以得到 第1A圖之N型金氧半電晶體124與第1B圖之堆疊式電容 器126。上述兩道摻雜步驟的順序可以交換。一般來說， 源極/汲極118a、118b、118c以及摻雜區118d之摻雜濃度 會比穿遂摻雜區108a以及下電極108d的摻雜濃度要高。 接下來，利用電腦模擬，對線寬0.18 μιη之堆疊式電 容器進行一些電性測試。其中快速老化測試(rapid aging test) 的測試模擬條件為偏壓12 V及環境溫度125 °C，第1B圖 中之上下相疊之第一電容器與第二電容器均能具有10年 的使用壽命。 201143035 第5圖顯示線寬〇18μηΐ2堆疊式電容器之電容-電壓 曲線。接受測試之堆疊式電容器的面積為〇〇χ7〇 μηι2，測 試溫度為25 0C。在第5圖中曲線（1)、（2)及（1)+(2)分別為 第1B圖之第一電容器、第二電容器及堆疊式電容器之電容 -電壓曲線。結果顯示第一電容器與第二電容器之電容量是 可相加的。亦即，堆疊式電容器之整體電容量為第一電容 器與第二電容器之電容量的總和。因此，與習知電容器比 較起來，在相同的佔據面積下，堆疊式電容器的電容量是 φ 遠遠超過習知電容器的電容量。 根據上述，由於使用堆疊式電容器，電容器所需面積 可以大幅縮小而不會犧牲其電容量，以同時滿足提升積體 電路密度以及增加電容器電容量之兩種相反需求。而且上 述之堆疊式電容器的製程可以完全地整合至現有的雙多 矽快閃記憶體的製程中。 曰 雖然本發明已以實施方式揭露如上，然其並非用以限 ^發明’任何熟習此技藝者，在不脫離本發明之精神和 • 可作各種之更動與潤飾，因此本發明之保護範 圍田視後附之申請專利範圍所界定者為準。 【圖式簡單說明】 第圖為堆疊閘快閃記憶體之剖面結構示意圖。 第1B圖為依據本發明一實施例 的剖面結構示意圖。 $ 程心二圖為第1A圖之堆疊閘快閃記憶體之製造流 程°】面結構不意圖。 第2B-4B圖為第1B圖之堆疊式電容器之製造流程剖 201143035 面結構示意圖。 第5圖顯示線寬0.18 μιη之堆疊式電容器之電容-電壓 曲線。 【主要元件符號說明】 100 :基底 102 :絕緣結構 104a、104b、104d : Ν 井 106c 、 106d : P 井 108a : N型穿遂摻雜區 108d :下電極 110a :穿遂介電層 110d :下介電層 112a :浮置閘 112d :中電極 114a :中央介電層 114b、114c :閘介電層 114d :上介電層 116a :控制閘 116b、116c :閘極 116d :上電極 118a、118b、118c :源極/汲極 118d :摻雜區 120 : P型快閃記憶胞 122 : P型金氧半電晶體 124 : N型金氧半電晶體 126 :堆疊式電容器

Claims (1)

  1. 201143035 七、申請專利範圍： 1. 一種雙多晶矽快閃記憶體之堆疊式電容器，該堆 疊式電容器至少包含： 、一下電極，其中該下電極包含基底中之第一摻雜區， 並與該快閃記憶體之穿遂摻雜區同時形成； 下介電層，位於該下電極之上，其中該下介電層與 該快閃記憶體之穿遂介電層同時形成； 一中電極，位於該下介電層之上，其中該中電極與該 快閃記憶體之浮置閘同時形成； 、 一上介電層，位於該中電極之上並暴露出部分之該中 電極，其中該上介電層與該快閃記憶體之中央介電層同時 形成；以及 一上電極，位於該上介電層之上，其中該上電極與該 快閃記憶體之控制閘同時形成。 、 2.如明求項1所述之雙多晶矽快閃記憶體之堆疊式 ，谷器’其中該下電極更包含-第二摻雜區，該第二推雜 區位於暴露出之該第一摻雜區之中。 ’、 電办3哭求項1所述之雙多晶石夕快閃記憶體之堆疊式 :: 該下介電層為一熱氧化層或具有高介電常數 义一介電層。 201143035 極為一多晶石夕層或一導電層。 方去雙多晶碎快閃記憶體之堆疊式電容器的製造 方法，該堆疊式電容器的製造方法至少包含： 形成該堆疊式電容器之一下電極，盆 =…換雜區，並與該快閃記憶體之;= 形成-第一介電層與一第一導電層 同時圖案化該第一介電層與該第一導電層，其中 二被！案化形成該堆疊式電容器之下介電層及該快 二穿遂介電層，該第—導電層被圖案化形成該堆 且式罨谷器之中電極及該快閃記憶體之浮置閘，其中該下 介，層覆蓋在部分之該第—摻雜區之上，該中電極位於該 下介電層之上； 以及依序形成-第二介電層與—第二導電層於該基底上； 一同時圖案化該第二介電層與該第二導電層，其中該第 二f電層被圖案化形成該堆疊式電容器之上介電層及該快 己憶，之中央介電層，該第二導電層被圖案化形成該堆 八式電谷器之上電極及該快閃記憶體之控制閘，其中該上 ;丨電層位於部分之該中電極之上，該上電極位於該上介電 層之上。 201143035 二 ===== 8.如5月求項6所述之雙多晶矽快 電谷器的製造方法 ^讀'體之堆疊式 高介電常數之電層為—熱氧化層或具有
    9.如請求項6 電容器的製造方法， 層，該上電極為—多 1〇·如請求項6 電容器的製造方法， 化層之複合層或具有 所述之雙乡晶外閃記㈣之堆疊式 其中該中電極為一多晶矽層或—導雷 晶石夕層或一導電層。 所述之雙多晶⑪快閃記憶體之堆疊式 其中該上介電層為氧化層·氮化層且 高介電常數之介電層。
    12
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