201140594 六、發明說明： 【發明所屬之技術領域】 本申請案係關於可再程式化非揮發性記憶㈣統（“ 半導體快閃記憶體)之操作，且更具體而言係關於對—主 機裝置與該記憶體之間的介面之管理。 【先前技術】 最近，具有非揮發性電荷儲存能力之固態記憶體，尤其 係作為〜h形狀㈣卡封裝之EEPRQM及快閃eepr〇m形 式之固態記憶體，已成為各種行動及手持裝置、特別係資 訊用具及消費型電子產品中之優選儲存裝置。不同於同樣 為固態記憶體之RAM(隨機存取記憶體），快閃記憶體係非 揮發性’且即使在關斷電源之後㈣持其所儲存資料:、此 外，不⑽ROM(唯讀記憶體），㈣記憶體類似於一磁碟 儲存裝置係可重寫的。儘管成本較高，然而快閃記憶體卻 正越來越多地用於大容量儲存應用中。基於旋轉磁性媒體 之習用大容量儲存裝置（例如硬碟機及軟磁碟）不適合於行 動及手持環境。此乃因磁碟機往往較為笨重，易於發生機 械故障，且具有高延時及高功率要求。此等不期望之屬性 使得基於磁碟之儲存裝置不適用於大多數行動及可攜式應 用。另-方面，快閃記憶體(不但係嵌入式而且呈一可抽 換卡之形式）因其小尺寸、低功率消耗、高速度及高可靠 性特徵而理想地適用於行動及手持環境。 快閃EEPROM類似於EEPR0M(電可抹除及可程式化唯讀 記憶體），此乃因其係可被抹除的且使新資料寫i或「程 152964.doc 201140594 式化」至其記憶體胞t{7之一北播欢& 非揮發性記憶體。兩者皆在— 場效應電晶體結構中利用_这 4 ^ ^汙動（未連接之）導電閘極，該 浮動導電閘極定位於一半導贈其Λ 干等體基板中之一通道區上方、源 極與没極區之間。接著，在該浮動閑極上方提供一控制問 極。該電晶體之臨限電壓特性受到該浮動閘極上所保持之 電荷量之控制。亦即’對於浮動間極上之-給定電荷位 準存在必須在「接通」電晶體以准許其源極區與沒極區 之間導電之前施加至控制閘極之一對應電麗（臨限值特 疋而5，諸如快閃EEPR〇M之快閃記憶體允許同時抹除若 干個完整的記憶體胞區塊。 浮動間極可保持一電荷範圍，且因此可被程式化至一臨 限電壓窗内之任一臨限電壓位準。該臨限電壓窗之大小由 裝置之最小臨限位準及最大臨限位準來定界，而裝置之最 小臨限位準及最大臨限位準又對應於可程式化至該浮動閘 極上之電荷範圍。臨限窗通常取決於記憶體裝置之特性、 操作條件及歷史。原則上，該窗内之每一不同可解析之臨 限電壓位準範圍皆可用於指定該胞之一明確記憶體狀態。 充當一記憶體胞之電晶體通常藉由兩種機制中之一者程 式化至一「經程式化」狀態。在「熱電子注入」中，施加 至沒極之一高電壓跨越基板通道區使電子加速。同時，施 加至控制閘極之一高電壓透過一薄閘極電介質將熱電子拉 動至達浮動閘極上《在「穿隧注入」中，相對於基板將一 高電壓施加至控制閘極。以此方式，將電子自基板拉動至 介入之浮動閘極。儘管歷史上已使用術語「程式化」來闡 152964.doc 201140594 述藉由將電子注入至記憶體胞之一最初經抹除電荷儲存單 凡以更改記憶體狀態而向一記憶體寫入，但其現已與諸如 寫入」或「記錄」之較常見術語互換使用。 可藉由若干種機制抹除記憶體裝置。對於EEPR〇m而 言，可藉由相對於控制閘極將一高電壓施加至基板以便誘 使浮動閘極中之電子穿過一薄氧化物穿隧至基板通道區 (亦 P 傅勒-諾德翰穿随（Fowler-Nordheim tunneling))來 電抹除一記憶體胞。通常，可逐位元組地抹除EEPR〇m。 對於丨夬閃EEPROM而言，記憶體係可一次電抹除其全部或 每一次電抹除一個或多個最小可抹除區塊，其中一最小可 抹除區塊可由一個或多個磁區組成且每一磁區可儲存512 個位元組或更多之資料。 記憶體裝置通常包括可安裝於一卡上之一個或多個記憶 體晶片。每一記憶體晶片皆包括周邊電路（例如，解碼器 以及抹除、寫入及讀取電路）所支援之一記憶體胞陣列。 更複雜之記憶體裝置亦帶有一控制器，該控制器執行智慧 及較高級記憶體操作及介接。 現今正使用諸多商業上成功之非揮發性固態記憶體裝 置。此等記憶體裝置可係快閃EEPR〇m或可採用其他類型 之非揮發性記憶體胞。在第5,070,032號、第5,095,344號、 第 5,315,541 號、第 5,343,063 號及第 5,661，053 號、第 5,313,421號及第6,222,762號美國專利中給出快閃記憶體及 系統以及其製造方法之實例。特定而言，具有NAnd串結 構之快閃記憶體裝置闡述於第5,570,315號、第5,903,495 152964.doc 201140594 號、第6,046,935號美國專利中。此外’亦自具有用於儲存 電荷之一電介質層之記憶體胞製造非揮發性記憶體裝置。 使用一電介質層替代較早所闡述之導電浮動閘極元件。利 用電介質儲存元件之此等記憶體裝置已由Eitan等人闡述， 「NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell」（IEEE Electron Device Letters，第 21卷，第 11期’ 2000年11月，第543-545頁）。一 ΟΝΟ電介質層延伸 跨越位於源極擴散部與沒極擴散部之間的通道β 一個資料 位元之電何局部化於她鄰於没極之電介質層中，且另一資 料位元之電荷局部化於眺鄰於源極之電介質層中β舉例而 言，第5,768，192及6,011，725號美國專利揭示具有夾在兩個 二氧化矽層之間的一陷獲電介質之一非揮發性記憶體胞。 多狀態資料儲存係藉由單獨讀取該電介質内之在空間上分 離之電荷儲存區之二進位狀態來實施。 為改良頊取及程式化效能，並行讀取或程式化一陣列中 之多個電荷儲存7L件或記憶體電晶體。因此，一起讀取或 程式化-記憶體元#「頁」。在現有記憶體架構中，一列 通常含有數個交錯頁或其可構成—個頁。冑—起讀取或程 式化一頁之所有記憶體元件。 在快閃記憶體系統中’抹除操作可花費比讀取及程式化 操作長-數量級的時間。因& ’期望具有實質大小之抹除 區塊。以此方式，抹除時間分攤在一大記憶體胞聚集體 快閃記憶體之性質意味著資 料必須寫入至一經抹除之記 152964.doc 201140594 憶體位置。若將更新來自一主機之某一邏輯位址之資料， 則一種方式係將該經更新資料重寫於相同實體記憶體位置 中。亦即，不改變邏輯至實體位址映射。然而，此將意味 著含有彼實體位置之整個抹除區塊將首先被抹除且接著用 更新之資料寫入。此更新方法係低效的，乃因其需要抹除 及寫入一整個抹除區塊’尤其係在欲更新之資料僅佔據抹 除區塊之一小部分之情形下。其亦將導致對記憶體區塊之 一較高頻率之抹除再循環，鑒於此類型之記憶體裝置之有 限耐久性此係不期望的。 透過主機系統、s己憶體系統及其他電子系統之外部介面 傳遞之資料經定址且被映射至一快閃記憶體系統之實體位 置中。通常，由系統產生或接收之資料檔案之位址係映射 至根據邏輯資料區塊（下文稱為「LBA介面」）為系統建立 之一連續邏輯位址空間之不同範圍中。該位址空間之廣度 通常充足以覆蓋該系統能夠處置之全位址範圍。在一個實 例中’磁碟機透過此-邏輯位址空間與電職其他主機系 統通信。此位址空間具有足以定址磁碟機之整個資料儲 容量之一廣度。 快閃記憶體系統最常以 心，丨思®卞驭快閃磁碟機（其盥 諸如-個人電腦、一相機等各種主機以可抽換方式連接:、 但亦：嵌入於此等主機系統内)之形式提供。當將資料寫 入至δ己憶體時，主機通常紙$ ,陪辨多& " ^ Μ，統之-連續虛擬位址 工間内之磁區、叢集或其他資料罝^^ 與-磁碟作業系统_): 唯一邏輯位址。 € Μ—樣，主機將資料寫入至記憶體 152964.doc 201140594 系統之邏輯位址空間内之位址及自該等位址讀取資料。該 記憶體系統内之一控制器將自該主機接收之邏輯位址轉譯 成記憶體陣列内實際儲存資料之實體位址，且接著記錄此 #位址轉澤。§己憶體系統之資料儲存容量與可在針對該記 憶體系統所定義之整個邏輯位址空間上定址之資料量至少 一樣大。 在當前商用快閃記憶體系統中，抹除單元之大小已增加 至儲存多個資料磁區之一充足記憶體胞區塊。事實上，一 個區塊令儲存諸多資料頁且一頁可儲存多個資料磁區。此 外，兩個或更多個區塊通常作為元區塊一起操作，且此等 區塊之頁在邏輯上連結在一起作為元頁。一起寫入及讀取 可包括諸多資料磁區之-資料頁或元頁，因此增加操作之 並打度。肖此等大容量操作單元相伴而來的係有效率地操 作該等單元之挑戰。 為便於解釋’除非另有規定’否則本文中所使用之術語 「區塊」意欲指代抹除區塊單元或者—多區塊「元區 塊」’此視-特定系統中是否正使用元區塊而定。類似 地，本文中對一「頁」之提及可指代一單個區塊内之一程 式化單元或-元區塊内之-「元頁」，m统組態而 定。 當使用記憶體系統之當前普遍之LBA介面時，給由記憶 體連接至的-主機產生之檔案指派該介面之邏輯位址空間 内之唯4立i止接著6己憶體系統通常在邏輯位址空間與實 體記憶體區塊之頁之間映射資料。記憶體系統記錄邏輯位 152964.doc 201140594 址空間係如何映射至實體記憶體中但主機不知曉此事。主 機δ己錄其資料檔案在邏輯位址空間内之位址但記憶體系統 在有點瞭解或不瞭解此映射之情形下操作。 管理快閃記憶體系統之另一問題與系統控制及目錄資料 有關。在各種記憶體操作之進程期間產生及存取資料。因 此，其有效處置及就緒存取將直接影響效能。由於快閃記 憶體既定用於儲存且係非揮發性，因此將期望將此類型之 資料維持於快閃記憶體t。然而，在控制器與快閃記憶體 之間具有一介入檔案管理系統之情形下，不可直接存取資 料。此外，系統控制及目錄資料往往係現用的及分段的， 此不有助於隨著大大小區塊抹除而在一系統中進行儲存。 傳統上，此類型之資料係設置於控制器RAM中，藉此允許 由控制器直接存取《在給記憶體裝置開啟電源之後，一初 始化程序使得能夠掃描快閃記憶體以編譯欲置於控制器 RAM中之必要系統控制及目錄資訊。此程序費時且需要控 制器RAM容量，隨著不斷增加之快閃記憶體容量情況會更 加如此。 US 6,567,307揭示一種涉及大抹除區塊當中之磁區更新 之方法，纟包含在充當暫存區之多個抹除區塊中記錄更新 資料及最終合併各個區塊中之有效磁區並在以邏輯上順序 次序重新配置該等磁區之後對其等進行重寫。以此方式， 一區塊不需要抹除且在每一最輕更新時重寫。 WO 03/027828及WO 00/49488兩者揭示一種涉及大抹除 其包含將邏輯磁區位址分 152964.doc -10- 201140594 割成若干區…小的邏輯位址範圍區經保留用於現用系統 控制資料，其與用於使用者資料之另一區分離。以此方 式’對其自身區中之系㈣制資料之操縱將不與另一區中 之相關聯使用者資料互動。更新係在邏輯磁區層級上且一 寫入指標指向欲寫人之—區塊中之對應實體磁區。映射資 訊係在RAM中緩衝且最終儲存於主記憶體中之—磁區分配 表中。-邏輯磁區之最新版本將廢棄變得部分地過期之現 有區塊當t之所有先前版本。執行垃圾收集⑽抑 coUecdon)以將部分地過期之區塊保持為一可接受之數 目0 先前技術系統往往使更新資料分佈於諸多區塊上或者更 新資料可致使諸多現有區塊部分地過期。結果經常係部分 也過，月之區塊所必需之大量垃圾收集，此係低效的且導致 記憶體之過早老化。此外，與無序更新相比，不存在處理 順序更新的系統且高效之方式。 日期為2005年6月30日之第us_2〇〇5_〇144365_ai號美國 專利公開案中揭示具有採用順序與混亂更新區塊之一混合 之一區塊管理系統之快閃記憶體，該專利公開案之全部揭 示内谷以引用的方式併入本文中。 先前技術已揭示與-快取記憶體一起操作且以混合之 (夕P白胞）與SLC(單階胞）模式操作之快閃記憶體系統 且其中SLC記憶體作為一專用快取記憶體操作。然而，所 揭不之快取記憶體主要是在一快速主機與一較慢脱記憶 體之間緩衝資料且用於累積以向一區塊寫入。此等系統主 152964.doc -11 · 201140594 要將處於一咼層級之快取記憶體視為儲存裝置且忽略區塊 ’。構及其更新方案之基本低層操作考量因素。以下公開案 為此·#先前技術之實例。 頒予Harari等人的第5,936 971號美國專利中已揭示在與 I·夬門。己隐體-起操作之一寫入快取記憶體中使用。 刀貝予Lee等人的第5,93〇167號美國專利及頒予的第 6,456,528號美國專财已揭示將記㈣分μ兩個部分 (個4刀以一進位操作且另一部分以mlc操作），該等專 利之全部揭示内容以引用的方式併入本文中。 的2贿年3月15日的第US-2007-咖鮮A1號及日 期為2007年12月6日的第us_2〇〇7_〇283〇8⑷號美國專利 公開案揭示-種以混合的MLC與SLC模式操作之快閃記憶 體。該記憶體之-特定部分始終經分配而以slc模式操作 且充當一專用快取記憶體。 因此’通常需要高容量及高效能非揮發性記憶體。特定 而言，需要具有一種能夠在大區塊中實施記憶體操作而不 出現前述問題之高容量非揮發性記憶體。 【發明内容】 根據本發明之_般態樣，呈現—種操作—記憶體系統之 方法。該記憶體系統包含一控制器及一非揮發性記憶體電 路’其中該非揮發·性記憶體電路具有其中以二進位格式儲 子資料之帛部分及其中以—多狀態格式儲存資料之一 2部分。該控制器管理資料至該記憶體系統及自該記憶 體系統之傳輸以及資料在該非揮發性記憶㈣路上之儲 152964.doc 12 201140594 存 資料組儲存 包含接收 於該非揮發性記憶體電路之該第二部分中之一第一位置 中。該記憶體系統隨後接收用於該第一資料組之—第一子 組之經更新資料。將該經更新資料儲存於該非揮發性記憶 體電路之該第—部分中之_第二位置中，纟中該控制器維 持該第二位置與該第一資料組之該第一子組之間的一邏輯 對應性。 根據本發明之另-態樣，呈現—種操作―記憶體系統之 方法。該記憶體系統包含一控制器及一非揮發性記憶體電 路，其中該非揮發性記憶體電路具有一第一部分及一第二 部分’其中該第一與第二部分在定性上不同。該控制器管 理貝料至S玄記憶體系統及自該記憶體系統之傳輸以及資料 在該非揮發性記憶體電路上之儲存。該方法包含接收一第 一資料組並將該第一資料組儲存於該非揮發性記憶體電路 之該第二部分中之一第一位置中。該記憶體系統隨後接收 用於该第一資料組之一第一子組之經更新資料。將該經更 新資料儲存於該非揮發性記憶體電路之該第一部分中之一 第二位置中，其中該控制器維持該第二位置與該第一資料 組之該第一子組之間的一邏輯對應性。 本發明之各種態樣、優點、特徵及實施例包含於下文對 本發明實例性實例之說明中，該說明應結合附圖一起閱 讀。本文中所提及之所有專利、專利申請案、論文、其他 公開案、文獻及諸如此類皆出於各種目的特此以全文引用 的方式併入本文中。在對所併入之公開案、文獻或諸如此 152964.doc •13- 201140594 類中任-者與本申請案之間存在術語之定義或用法之任何 不-致或衝突之情形下，應以本申請案之定義或 准。 匈 【實施方式】 記憶體系統 圖1至圖7提供其中可實施或圖解說明本發明之各種態樣 之實例性記憶體系統。 圖8至圖13圖解說明用於實施本發明之各種態樣之一個 記憶體及區塊架構。 圖1示意性地圖解說明適合於實施本發明之一記憶體系 統之主硬體組件。記憶體系統9〇通常透過一主機介面與一 主機80一起操作。該記憶體系統通常呈一記憶體卡或一嵌 入式記憶體系統之形式。記憶體系統9〇包含一記憶體 2〇〇，s己憶體200之操作由一控制器！ 〇〇控制。記憶體2〇〇包 含分佈於一個或多個積體電路晶片上之一個或多個非揮發 性記憶體胞陣列。控制器100包含一介面11〇、一處理器 120、一可選共處理器12丨、R〇M 122(唯讀記憶體）、ram 130(隨機存取記憶體）且視情況包含可程式化非揮發性記憶 體124。介面11〇具有將該控制器介接至一主機之一個組件 及將該控制器介接至記憶體2〇〇之另一組件。儲存於非揮 發性ROM 122及/或可選非揮發性記憶體124中之韌體為處 理器120提供實施控制器1 〇〇之功能之碼。處理器i 2〇或可 選共處理器121可處理錯誤校正碼。在一替代實施例中， 控制器100由一狀態機（未展示）實施。在又一實施例中，控 I52964.doc 201140594 制器100實施於主機内。 實體記憶體結構 圖2示意性地圖解說明一非揮發性記憶體胞。記憶體胞 10可由具有一電荷儲存單元20(諸如，一浮動閘極或一電 介質層）之一場效應電晶體實施。記憶體胞1 〇亦包含一源 極14、一汲極16及一控制閘極3 0。 現今正使用諸多商業上成功之非揮發性固態記憶體裝 置。此等記憶體裝置可採用不同類型之記憶體胞，每一類 型之記憶體胞皆具有一個或多個電荷儲存元件。 典型非揮發性記憶體胞包含EEPROM及快閃EEPROM。 在第5,595,924號美國專利中給出EEPROM胞及其製造方法 之實例。在第 5,070,032 號、第 5,095,344號、第5,315,541 號、第 5,343,063 號、第 5,661,053 號、第 5,313,421 號及第 6,222,762號美國專利中給出快閃EEPROM胞、EEPROM胞 在記憶體系統中之使用及其製造方法之實例。特定而言， 在第5,570,315號、第5,903,495號、第6,046,935號美國專 利中闡述具有NAND胞結構之記憶體裝置之實例。此外， 利用電介質儲存元件之記憶體裝置之實例已由Eitan等人闡 述.「NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cellj (IEEE Electron Device Letters » 第21卷，第11期，2000年11月，第543-545頁）且在第 5,768，192號及第6,011，725號美國專利中予以闡述。 實際上，通常藉由在將一參考電壓施加至控制閘極時感 測跨越一胞之源極電極及汲極電極的導電電流來讀取該胞 152964.doc •15· 201140594 之記憶體狀態。因此，對於一胞之浮動閘極上之每一給定 電荷，皆可偵測到相對於一固定參考控制閘極電壓之一對 應導電電流。類似地，可程式化至浮動閘極上之電荷之範 圍定義一對應臨限電壓窗或一對應導電電流窗。 另一選擇為，替代偵測一所分割電流窗當中之導電電 流，可在控制閘極處為一測試中給定記憶體狀態設定臨限 電壓且偵測該導電電流低於還是高於一臨限電流。在一個 實施方案中，相對於一臨限電流偵測導電電流係藉由檢驗 導電電流正透過位元線之電容放電之速率來達成。 圖3圖解說明針對浮動閘極可在任何一個時間選擇性地 儲存之四個不同電荷Q1至Q4的源極_汲極電流1〇與控制閘 極電壓VCG之間的關係。該四條實體1〇對VcG曲線表示可在 一 S己憶體胞之一浮動閘極上程式化之四個可能電荷位準， 其等分別對應於四個可能記憶體狀態。作為一實例，一胞 群體之臨限電壓窗之可介於自0.5 V至3.5 V之範圍内。可 藉由以各為0.5 V之間隔將該臨限窗分割成五個區來分界 分別表示一個經抹除狀態及六個經程式化狀態之七個可能 的記憶體狀態「Ο」、。」、。」、。」、、」、。」、、」。舉 例而言，若如所展示使用2 μΑ之一參考電流IREF ,則藉助 Q1程式化之胞可視為處於一記憶體狀態「1」中，乃因其 曲線與Iref在由VCG = 〇·5 乂及丨0 v分界的臨限窗之區中相 交。類似地，Q4係處於一記憶體狀態「5」申。 如自以上說明可看出’使一記憶體胞儲存之狀態越多， 其臨限窗劃分得越精細。舉例而言，一記憶體裝置可具有 152964.doc •16- 201140594
若干個記憶體胞，該等記憶體胞具有介於一丨5 ¥至5 v範圍 内之一臨限窗。此提供6.5 V之最大寬度。若該記憶體胞 欲儲存16個狀態，則每一狀態在臨限窗中可佔據自2〇〇mV 至300 mV。此將舄要更尚之程式化及讀取操作精碟度以 能夠達成所需解析度。 圖4 A示意性地圖解說明組織成一 N A N D串之一記憶體胞 串。一NAND串50包括一系列由其源極及汲極菊鏈連接之 記憶體電晶體Ml、M2、…、Mn(例如，n=4、8、16或更 高）。一對選擇電晶體SI、S2分別經由該NAND串之源極端 子54及汲極端子56控制該記憶體電晶體鏈至外部之連接。 在一記憶體陣列中’當源極選擇電晶體S1接通時，該源極 端子耦合至一源極線（參見圖4B)。類似地，當汲極選擇電 晶體S2接通時，該财_串线極端子麵合至該記憶體陣 列之一位70線。該鏈中之每一記憶體電晶體1〇充當—記憶 體胞。其具有一電荷儲存元件2〇以儲存一給定電荷量以便 表示一既定記憶體狀態。每一記憶體電晶體之—控制間極 30允許對讀取及寫人㈣進行㈣。如在圖將看出， 串之列之對應s己憶體電晶體之控制閘極3 〇全部連 接至相同字線。類似地，選擇電晶體SI、S2中之每一者之 -控制閘極32分別經由其源極端子54及汲極端子％提供對 該NAND串之控制存取。同樣地，NAND串之—列之對應 選擇電晶體之控㈣極32全部連接至相同選擇線。· ’、 §在程式化期間讀取或驗證一 NAND串内—〜^ 、Ί疋址記 憶體電晶體10時，給其控制閘極3〇供應一適宜電壓。同 i52964.doc -17· 201140594 時’藉由在NAND串50中之剩餘未經定址記憶體電晶體之 控制閘極上施加充足電壓來完全接通該等未經定址記憶體 電晶體。以此方式，有效地自個別記憶體電晶體之源極至 s玄NAND串之源極端 ——· - od 日 ΊΕ 別記憶體電晶體之汲極至該胞之汲極端子5 6形成—導電辟 徑。第 5,570,3 15、5,903,495、6,046,935 號美國專利中閣 述具有此等NAND串結構之記憶體裝置。 圖4Β圖解說明由諸如圖4Α中所示之NAND串50構成之_ NAND記憶體胞陣列210之一實例。沿NAND _之每—行， 一位元線（諸如，位元線36)耦合至每一 NAND串之汲極端 子56。沿NAND串之每一庫，一源極線（諸如，源極線 耦合至每一NAND串之源極端子54。此外，沿ναν〇串之 一庫中之一記憶體胞列之控制閘極連接至一字線（諸如， 字線42)。沿NAND串之-庫中之一選擇電晶體列之控制閑 極連接至一選擇線（諸如，選擇線44)。可藉由nand串之 一庫之字線及選擇線上之適宜電壓來定址Nand$之該庫 中之一整個記憶體胞列。當正讀取一 NAND串内之一記憔 體電晶體時’料中之剩餘記憶體電晶體經由其相關聯之 字線硬接通’以使得流經該串之電流基本上取決於儲存於 正讀取之胞中所儲存之電荷位準。 圖5圖解說明正被並行感測或程式化之組織成（舉例而 言）NANDM態的—記憶體胞頁° ®5基本上展示圖4B之 憶體陣列2H)中之财_串5〇之—庫，其中每一 nand串 細節係如圖4A中所明確展示。一「頁」（諸如，頁晴 152964.doc -18. 201140594 夠並行感測或程式化之一記憶體胞群組。此藉由一對應頁 之感測放大器212達成。所感測之結果係鎖存於一對廡組 之鎖存器2丨4中。每一感測放大器可經由一位元線耦:至 一NAND串。該頁係藉由共同連接至一字線42的該頁之該 等胞之控制閘極啟用且每一胞可由一可經由一位元線3 6存 取之感測放大器存取。作為一實例，當分別感測或程式化 該胞頁60時，一感測電壓或一程式化電壓分別施加至共同 字線WL3，連同施加適宜電壓於位元線上。 記憶體之實體組織 快閃記憶體與其他類型記憶體之間的一個重要差異係一 胞必須自經抹除狀態程式化。亦即，浮動閘極必須首先放 空電荷。接著程式化將一所期望量之電荷添加回至浮動閘 極。其不支援自浮動移除電荷之一部分以自一經程式化程 度較高的狀態變為一經程式化程度較低的狀態。此意味著 更新資料無法覆寫現有資料且必須寫入至一先前未經寫入 之位置。 此外’抹除係自浮動閘極放空所有電荷且通常要花費可 觀的時間。出於彼原因，逐胞或甚至逐頁抹除將係麻煩的 且極慢。實際上，記憶體胞陣列係劃分成大數目個記憶體 胞區塊。如對於快閃EEPR〇M系統所常見，區塊係抹除單 元。亦即，每一區塊含有一起抹除之最小數目個記憶體 胞。儘官將欲並行抹除之大數目個胞聚集成一區塊將改良 抹除效能’但一大大小區塊亦需要處理較大數目個更新及 過期資料。就在區塊被抹除之前，需要一垃圾收集以挽救 152964.doc •19- 201140594 該區塊中之非過期資料。 每-區塊通常係劃分成若干 取單元。在一項實施 —頁係一程式化或讀 且該等段可含有作為—基本:劃分成若干個段， 目個胞。-個或多個資料頁通常：：次寫入之最少數 巾。一 n + 贾係儲存於一個記憶體胞列 中 頁了儲存一個或多個磁區。一斑 « , τ5 ▲ 磁區包括使用者資料 及附加項資料。跨越多個 .-^π 刀佈之夕個區塊及頁亦可作 為兀&塊及元頁一起操作。若Α 其4分佈於多個晶片上，則 其#可作為TL區塊及元頁一起操作。 多階胞（「MLC」）記憶體分割之實例 已結合圖3閣述了並中梧 單R U。己隐體胞各自儲存多個資料位元 之一非揮發性記憶體。一骑定音办丨於丄 特疋貫例係由一場效應電晶體陣 列形成之-記憶體，每一場效應電晶體在其通道區與其控 制閘極之間具有一電荷儲存層。該電荷儲存層或單元可儲 存一電何範圍，從而為每一場效應電晶體產生一臨限電壓 範圍。可能的臨限電壓範圍橫跨一臨限窗。當將該臨限窗 分割成多個臨限電壓子範圍或區時，每一可解析之區用於 表示一記憶體胞之一不同記憶體狀態。多個記憶體狀態可 由一個或多個二進位位元來編碼。舉例而言，分割成四個 Q之一 s己憶體胞可支援可被編碼為2位元資料之四個狀 態。類似地’分割成八個區之一記憶體胞可支援可被編碼 為3位元資料之八個記憶體狀態等等。 所有位元、全序列MLC程式化 圖6(0)至圖6(2)圖解說明程式化4態記憶體胞群體之一實 152964.doc -20- 201140594 例。圖6(0)圖解說明可程式化為分別表示記憶體狀態 「0」、「1」、「2」及「3」之四個不同臨限電壓分佈之記憶 體胞群體。圖6(1)圖解說明一經抹除記憶體之初始「經抹 除」臨限電壓分佈。圖6(2)圖解說明在記憶體胞中之諸多 記憶體胞已經程式化之後的記憶體之一實例。實質上，一 胞最初具有一「經抹除」臨限電壓且程式化將其移動至一 較高值’進入由驗證位準vV!、vV2及vV3分界之三個區中 之一者中。以此方式，每一記憶體胞可被程式化為三個經 程式化狀態「1」、「2」及「3」中之一者或保持未經程式 化而處於「經抹除」狀態中。隨著記憶體程式化程度提 高’如圖6(1)中所示之「經抹除」狀態之初始分佈將變得 更窄且該經抹除狀態由「0」狀態來表示。 具有一下部位元及一上部位元之2位元碼可用於表示四 個記憶體狀態中之每一者。舉例而言，「〇」、Γ 1」、「2」及 「3」狀態分別由「11」、「〇 i」、r 00」及「丨〇」來表示。 可藉由以「全序列」模式進行感測而自記憶體讀取2位元 資料，在該「全序列」模式中，藉由分別以三個子遍相對 於'貝取刀界6¾限值rV^、r V2及r V3進行感測而一起感測兩個 位元。 逐位元MLC程式化及讀取 圖7A至圖7E圖解說明用一給定2位元碼編碼之4狀態記 憶體之程式化及讀取。圖7A圖解說明當每一記憶體胞使用 2位元碼儲存兩個資料位元時4狀態記憶體陣列之臨限電壓 分佈。Li等人在2〇〇4年4月24曰提出申請、標題為「n〇n_ 152964.doc •21 · 201140594
VOLATILE MEMORY AND CONTROL WITH IMPROVED PARTIAL PAGE PROGRAM CAPABILITY」之第 10/83〇 824 號美國專利申請案中已揭示此2位元碼。 圖7B圖解說明使用2位元碼之2遍程式化方案中之下部頁 程式化（下部位元）。容錯LM新碼基本上避免任一上部頁程 式化轉變穿過任何中間狀態。因此，第一遍下部頁程式化 使邏輯狀態（上部位元’下部位元）=(1，丨）轉變至藉由將 「未經程式化」記憶體狀態r 0」程式化至由（χ，〇)指定之 「中間」狀態所表示之某一中間狀態（χ，〇)，其中一經程 式化臨限電壓大於DA但小於Dc。 圖7C圖解說明使用2位元碼之2遍程式化方案中之上部頁 程式化（上部位元）。在將上部頁位元程式化至「〇」之第二 遍中，若下部頁位元處於「丨」，則邏輯狀態（1，1}轉變至 藉由將「未經程式化」記憶體狀態「〇」程式化至「丨」所 表不之（0，1)。若下部頁位元處於「〇」，則藉由自「中 間」狀態程式化至「3」而獲得邏輯狀態（0，〇)。類似地， 右上部頁欲保持處於「1」，而下部頁已程式化至「〇」，則 其將需要自「中間」狀態至藉由將「中間」狀態程式化至 「2」所表示之（1，〇)之一轉變。 圖7D圖解說明辨別用2位元碼編碼之4狀態記憶體之下部 位元所需之讀取操作。首先執行一讀取B操作以確定是否 可讀取LM旗標。若可讀取，則上部頁已程式化且讀取b操 作將正確地產生下部頁資料。另—方面，若上部頁尚未程 式化，則將藉由一讀取A操作讀取下部頁資料。 152964.doc 22· 201140594 圖7E圖解說明辨別用2位元碼編碼之4狀態記憶體之上部 位元所需之讀取操作。如自該圖顯而易見，上部頁讀取將 需要分別相對於分界臨限電壓Da、Db&Dc之讀取A、讀取 B及讀取C之3遍讀取。 在針對一 2位元a己憶體之逐位元方案中，一實體記憶體 胞頁將儲存兩個邏輯資料頁，即對應於下部位元之一下部 資料頁及對應於上部位元之一上部資料頁。 模糊-精細程式化 多狀態程式化之另一變型採用如圖7F針對3位元記憶體 實例所圖解說明之一模糊-精細演算法。如此處展示此另 一多階段程式化操作。如在頂部線中所展示，執行一第一 程式化操作，之後係模糊程式化階段。模糊階段係自第一 階段的使用最終狀態中之所有八個狀態之一全3位元程式 化操作。但在模糊結束時，此等狀態中之資料尚未完全解 析為8個狀態中之每一者的經明確定義之分佈（因此得「模 糊」名稱）且可不容易抽取。 然而，由於每一胞係程式化至接近其最終目標狀態因 此那種相鄰胞至胞耦合或第6,87〇,768號美國專利中所闡述 之YuPin」效應將呈現其多效應中之大部分效應。由於 此情形，當執行精細程式化階段（展示於底部線上）時，此 等耦合已主要作為此最終階段之考量因素，因此胞分佈更 準確地解析至其目標範圍。關於此等主題之更多細節在第 6,870,768及6,657,891號美國專利中及在〇嶋|^3等人的標 遞為 At〇mic Program Sequence and Write Abort 152964.doc •23- 201140594
Detection」之美國專利申請案（具有代理播案號刪4567_ 667US0且與本文同時提出申請並呈現一種「對角線」第 一-模糊-精細方法）中給出。 二進位及MLC記憶體分割 圖6及圖7圖解說明2位元（亦稱作「〇2」）記憶體之實 Ή如可看出 δ己憶體使其臨限範圍或窗分割成指定 4個狀態之4個區。類似地，在D3中’每一胞儲存]個位元 (下部、中部及上部位元）且存在8個區。在〇4中，存在4個 位元及16個區等等。隨著記憶體之有限臨限窗被分割成更 多區，程式化及讀取之解析度將有必要變得更精細。隨著 記憶體胞經組態以儲存更多位元而出現兩個問題。 首先，當必須更準確地程式化或讀取一胞之臨限值時程 式化或讀取將較慢。實際上，在實務中，感測時間（程式 化及讀取時所需的）往往隨分割位準之數目之平方而增 加。 其次，快閃記憶體隨著其使用年限而具有一耐久性問 題。當重複地程式化及抹除一胞時，電荷藉由穿隧跨越一 電介質而穿梭地進出浮動閘極2〇(參見圖2)。每一次，某些 電荷可被陷獲於電介質中且將修改該胞之臨限值。實際 上’隨著使用’臨限窗將逐漸地變窄。因此，MLC記憶體 通常經設計而在容量、效能及可靠性之間具有折衷。 相反’將看出，對於二進位記憶體，記憶體之臨限窗僅 分割成兩個區。此將允許一最大誤差限度。因此，在消減 儲存容量的同時進行二進位分割將提供最大效能及可靠 152964.doc •24· 201140594 性0 結合圖7闡述之多遍逐位元程式化及讀取技術提供mLC 與二進位分割之間的一平滑轉變。在此情形下，若僅以下 部位元程式化記憶體’則其實際上係一經二進位分割之記 憶體。儘管此方法並不完全地最佳化臨限窗之範圍（如在 一單階胞（「SLC」）記憶體之情形中一般），但其具有使用 與MLC記憶體之下部位元之操作相同之分界或感測位準之 優點。如稍後將闡述，此方法允許「徵用」一 MLC記憶體 以用作二進位記憶體，或反之亦然。應理解MLC記憶體往 在具有更嚴格之使用規範。 二進位記憶體及部分頁程式化 程式化至一個記憶體胞之電荷儲存元件令之電荷產生一 電場，其擾亂-相鄰記憶體胞之電場。此將影響相鄰記憶 體胞（其實質上係具有-電荷儲存元件之—場效應電晶體） 之特性。特定而言’ #感測時，記憶體胞將看似具有高於 ，其受擾亂程度較料之—臨限料（或經程式化程度更 南）。 把仕一弟一場環境下經程式化辱 證且稍後因相鄰胞隨後以不同電荷程式化而在一不同場, 2破再次ϋ取’則讀取準禮度可因相鄰浮動閘極之間合 耦合而受到影響，此耩Α「 .
體之替人择私卡 Μ UPU1效應」。隨著半導體記H I心記憶體胞之間的㈣存電荷冷 =電場之擾亂(，in效應)將因胞間間距縮減而變得更办 152964.doc •25· 201140594 以上結合圖7闡述之逐位元MLC程式化技術經設計以最 小化來自沿相同字線之胞之程式化干擾。如自圖7B可看 出，在兩個程式化遍中之一第一遍中，該等胞之臨限值移 動至沿臨限窗向上的幾乎中途處。該第一遍之效應被最後 一遍超過。在該最後一遍中，臨限值僅移動全程的四分之 一。換言之，對於D2而言，相鄰胞當中的電荷差異限制為 其最大值的四分之一。對於D3而言’在三遍之情形下，最 後一遍將電荷差異限制為其最大值的八分之一。 然而’逐位元多遍程式化技術將被部分頁程式化所連 累。一頁係通常沿一列或字線之一記憶體胞群組，其等作 為一單元而一起程式化。有可能在多個程式遍上個別地程 式化一頁之非重疊部分。然而，由於並非該頁之所有胞在 最後一遍中一起被程式化，因此其可在該頁完成程式化之 後在胞當中的經程式化電荷中形成大差異。因此，部分頁 程式化將導致更多程式化干擾且將需要一較大感測準確度 限度。 在記憶體係組態為二進位記憶體之情形下，操作之限度 寬於MLC之限度。在較佳實施例中，二進位記憶體經組態 以支援其中一頁之非重疊部分可在該頁上之多個程式化遍 中之一者中被個別地程式化之部分頁程式化。可藉由以一 大大小頁進行操作來改良程式化及讀取效能。然而，當頁 大小遠遠大於主機之寫入單元（通常為512位元組磁區）時， 其使用將係低效的。以比-頁更精細之粒度進行操作允許 此一頁之更高效使用。 152964.doc •26· 201140594 已給出介於二進位與MLC之間的實例。應理解， s ’相同原理應用於具有第一數目個位準之一第一記 與具有多於該第-記憶體之第二數目個位準之: 體之間。 一3己憶 邏輯及實體區塊結構 圖8圖解說明由一記憶體管理器管理之記憶體 記憶體管理H絲存於㈣器中之—軟體組件…己二 200係組織成若千個F祕 卜 。己隐體 一 成右干個Q塊’母-胞區塊係-最小抹除單 疋。取決於實施方案’記憶體系統可以藉由一區塊聚集體 形成為「元區塊」且亦形成為「巨區塊」之更大抹除單元 來操作。為方便起見，本闡述將一抹除單元稱為—元區 塊’不過將理解某些系統以藉由一元區塊聚集體形成之諸 如一「巨區塊」之更大抹除單元來操作。 在於檔案系統或作業系統下運行一應用程式時 =取把憶體200。通常’主機系統以邏輯磁區為單元定址 貧料’其中（舉例而言）每一磁區可含有512個位元組之資 ^ ^外通*主機以邏輯叢集為單元對記憶體系統進行 一段 讀^或寫入’每—邏輯叢集包含一個或多個邏輯磁區。在 某些主機系統中，可存在一可選主機側記憶體管理器以在 主機處執行較低階記憶體管理。在大多數情形中，在讀取 或寫？喿作期間’主機8〇實質上發出一命令至記憶體系統 、只取或寫入含有具有連續位址之一争資料邏輯磁區之 記憶體侧管理器3〇〇實施於記憶體系統90之控制器1〇〇 152964.doc •27· 201140594 中以管理對快閃記憶體綱之元區塊中的主機邏輯磁區之 資料之儲存及擷取。記憶體管理器包括—前端系統31〇及 -後端系統320。前端系統31〇包含—主機介面312。後端 系統320包含用於管理對元區塊之抹除、讀取及寫入操作 之若干個軟體模組。記憶體管理器亦維持快閃記憶體2〇〇 及控制器RAM !财與其操作相關聯之系統㈣f料及目 錄資料。 圖9圖解說明後端系統之軟體模組。後端系統主要包括 兩個功能模組：一媒體管理層330及—資料流與定序層 340 〇 媒體管理層330負責一快閃記憶體元區塊結構内之邏輯 資料儲存之組織。稍後將在關於「媒體管理層」的章節中 提供更多細節。 資料流與定序層340負貴一前端系統與一快閃記憶體之 間的資料磁區之定序及傳輸。此層包括一命令定序器 342、一低階定序器344及一快閃控制層346。稍後將在關 於「低階系統規格」的章節中提供更多細節。 記憶體管理器300較佳地實施於控制器1〇〇中。其將自主 機接收之邏輯位址轉譯成記憶體陣列内實際儲存資料之實 體位址’且接著記錄此等位址轉譯。 圖l〇A(i)至圖l〇A(iii)示意性地圖解說明一邏輯群組與一 元區塊之間的映射。實體記憶體之元區塊具有用於儲存一 邏輯群組之N個資料邏輯磁區之N個實體磁區。圖i〇A(i)展 示來自一邏輯群組LGi之資料，其中邏輯磁區呈連續邏輯 152964.doc •28· 201140594 次序0、1、…、Ν-l。圖 於元區塊中之相同資料。 順序的」。一般而言， 。圖lOA(ii)展示以_邏輯次序儲存 料。當元區塊以此方式儲存時其稱作 不同次序儲存 元區塊可具有以— 之資料’在此情形中元區塊稱作「無序的」或「混亂 的」。 在一邏輯群組之最下部位址與其所映射至的元區塊之最 下部位址之間可存在一偏移。在此情形中，邏輯磁區位址 環繞為在元區塊内自底部向後至邏輯群組之頂部的一迴 圈。舉例而言’在圖l〇A(iii)中，元區塊於其第一位置中 以邏輯磁區k之資料開始儲存。當到達最後一個邏輯磁區 Ν-l時，其環繞至磁區0且最終於其最後一個實體磁區中儲 存與邏輯磁區k-1相關聯之資料。在較佳實施例中，—頁 標籤用於識別任一偏移，諸如識別儲存於該元區塊之第一 貫體磁區中之資料之開始邏輯磁區位址。當兩個區塊不同 之處僅在於一頁標籤時’該兩個區塊將被視為以類似次序 儲存其等之邏輯磁區。 圖10B示意性地圖解說明邏輯群組與元區塊之間的映 射。每一邏輯群組380映射至一唯一元區塊370，除其中資 料當前正被更新之小數目個邏輯群組之外。在已更新一邏 輯群組之後，便可將其映射至一不同元區塊。映射資訊維 持在一邏輯對貫體目錄集中，稍後將更詳細地闡述該映射 資訊。 具有多階及二進位部分之記憶體 分割成主部分及二進位快取記憶體部分之記憶艘 152964.doc -29* 201140594 現在將闡述其中非揮發性記憶體包含二進位及多階區段 兩者之若干個記憶體系統配置。在此等記憶體系統配置中 之一第一者中，於具有組織成複數個區塊之一記憶體胞陣 列之一快閃記憶體中，每一區塊中之胞係一起抹除，該快 閃記憶體係分割成至少兩個部分。一第一部分形成用於主 要儲存使用者資料之主記憶體。該主記憶體中之個別記憶 體胞經組態以在每一胞中儲存一個或多個資料位元。一第 二部分形成用於欲寫入至該主記憶體之資料之一快取記憶 體。該快取記憶體部分中之記憶體胞經組態以在每一胞中 儲存比該主記憶體之資料位元少之資料位元。該快取記憶 體邛分及该主記憶體部分兩者藉以最佳化快取操作之一區 塊管理系統下操作。以下編號的美國專利申請案或臨時專 利申印案中展開對此材料之一更詳細呈現：12/348,819 ; 12/348,825，12/348,891 ; 12/348,895 ; 12/348,899 ;及 6 1/142,620，所有申請案皆係在2009年1月5曰提出申請。 在較佳實施例中，該快取記憶體部分中之個別胞各自經 組態以儲存一個資料位元而該主記憶體部分中之胞各自儲 存多於一個資料位元。該快取記憶體部分接著作為具有較 快速及較穩健寫入以及讀取效能之二進位快取記憶體進行 操作。 在較佳實施例中，該快取記憶體部分經組態以允許比該 主記憶體部分之寫入粒度更精細之寫入粒度。較精細之粒 度與來自一主機寫入之邏輯資料單元之粒度較相容。由於 將。亥等邏輯資料單元按順序儲存於該主記憶體之區塊中之 152964.doc 201140594 要求’來自一系列主機寫入之較小且混亂邏輯單元片段可 緩衝於該快取記憶體部分中且稍後以順序次序重組至該主 記憶體部分中之區塊。 在本發明之一個態樣中，該區塊管 寫入至該主部分還是該快取記憶體部分之決策取決於若干 個預定義之條件。該等預定義之條件包含欲寫入之資料之 屬性及特性、該主記憶體部分中之區塊之狀態及該快取記 憶體部分中之區塊之狀態。 本系統之二進位快取記憶體具有以下特徵及優點：a)其 增加裝置之叢發寫入速度；b)其允許高效地寫入未與頁或 元頁對準之=貝料，c)其累積一邏輯群組之資料，以最小化 在已將該資料歸檔至一元區塊之後必須在該元區塊之垃圾 收集期間重新疋位之資料量：d)其儲存其中發生頻繁重複 寫之邏輯群組之資料，以避免將此邏輯群組之資料寫 X疋區塊，及e)其緩衝主機資料，以允許將該元區塊 之垃圾收集分佈於多個主機繁忙週期中。 掛圖解說明透過處於系統之不同層級之一系列快取記 記憶體裝置-起操作之-主機。-快取記憶體 之門㈣存正在系統之—高速組件與—較慢速度組件 之間傳遞之資料之冥技蚀左# $
用作_ 4财以。料，高速揮發性RAM 快取記憶體〗广己憶體82及/或記憶體控制器之-控制器 割成兩二2中之快取記憶體。非揮發性記憶體200係分 ==第一部分202具有作為用於使用者資料之 隐體幾^二進位模式操作之記憶體胞。第二部 152964.doc -31 - 201140594 分204具有作為一快取記憶體以二進位模式操作之記憶體 胞。因此’記憶體200係分割成一主記憶體2〇2及二進位快 取記憶體 資料至多狀態格式之記憶體上摺叠 上文所闡述之各種種類非揮發性記憶體可以二進位形式 與多狀態(或多階)形式兩者操作。某些記憶體系統以二進 位格式與多狀態格式兩者儲存資料；舉例而言，由於以二 進位形式通常可較快速地且以較少關鍵容限寫人資料，因 此-圮憶體在自一主機接收資料時可首先以二進位形式寫 入：資料且梢後以一多狀態格式重寫此資料以達成更大儲 存，度。在此等記憶體中’彳以二進位格式使用某些胞而 以夕狀態格式使用其他胞，或相同胞可經操作以儲存不同 數目之位凡°此等系統之實例更詳細地論述於第6,456,528 號美國專利、第2_刚9481號美國專利公開案以及以下 編號的美國專利巾請案中：6im2,62G號' 12/348,819、 12/348,825 > 12/348,891 > 12/348,895 ^ 12/348,899 〇 二中〕所闡述之技術係關於在記憶體裝置自身上所執行之一 摺疊」序中將資料自二進位格式重寫成一多狀態格 式’而無需將該資料傳輸回至控制器用於重格式化。該記 憶體上指疊#g & 柱序亦可以一特殊方式用於管理錯誤校正碼 (ECC)，盆中^% 、 仕号量到大部分可能之錯誤係相鄰狀熊之間 的轉變時慮及& ’、5己憶體胞中之資料之相對狀態（當以多狀蜞 ^儲存時）。（所謂的「強ECC」或「SECC」，其中關於 此4主題之額冰 n r牙景細節可在以下編號的美國專利、專利 152964.doc •32· 201140594 公開案及專利申請案中找到：2009/0094482 ; 7,502,254 ; 2007/0268745 ； 2007/0283081 ； 7,310,347 ； 7,493,457 ； 7,426,623 ； 2007/0220197 ； 2007/0065119 ； 2007/0061502 ； 2007/0091677 ； 2007/0180346 ； 2008/0181000 ； 2007/0260808 ； 2005/0213393 ； 6,510,488 ； 7,058,818 ； 2008/0244338 ； 2008/0244367 ； 2〇〇8/025〇3〇0 ;及2〇〇8/〇1(Μ312。）該系統亦可使用並不考 量狀態資訊且基於單個頁資訊管理ECC之ECC管理。 更具體而言，在一項實例性實施例中，當資料自控制器 傳輸至記憶體時，沿記憶體陣列之字線將其以二進位格式 寫入。隨後，接著將該資料讀取至與該陣列相關聯之暫存 器中’在該等暫存器中對其進行重新配置以使得可將其以 一多狀態形式回寫至陣列中。舉例而言，將採取每胞三個 位元之情形，三個字線之内容將各自讀取至暫存器結構 中、經重新配置以對應於將被儲存於每一胞中之該三個位 元且接著以一每胞3位元格式重新回寫至該陣列之一單個 字線。在此處所闡述之配置中，一單個字線之二進位資料 内容接著以一每胞N位元格式最後儲存於一字線之第N分 之一上。對於其中資料之最終N位元儲存使用利用該等多 狀態與一胞之關係的一錯誤校正碼（ECC)之情形，可確定 此ECC係位於控制器中且與對應資料一起傳輸並在以多狀 態格式重寫該資料（及對應ECC)之前以二進位格式進行儲 存。 可藉助針對一每胞3位元實例之圖12圖解說明將資料自 152964.doc -33- 201140594 二進位格式摺疊至一多狀態格式或MLC格式之概念。如箭 頭所展示’資料係自控制器（或主機）接收並以二進位格式 寫入於記憶體之一區塊611中。圖中明確地展示區塊611之 經寫入字線中之三者（613、615、617)。接著，沿區塊62 1 之單個字線623以一每胞3位元格式重寫此等三個字線之内 容，其中在記憶體自身上完成該「摺疊」程序。（更一般 而言’若沿62 1以一每胞N位元格式寫入資料，則將以此方 式摺疊二進位内容之N個字線的内容。）此區塊611可經具 體指派以僅以二進位模式操作或可係可僅藉由（例如）可儲 存於一貫體頁上之多個邏輯頁之最低頁以一 MLC模式操作 之一區塊。類似地，區塊621可僅被指派多狀態操作或亦 可以二進位模式操作。 圖13中屐示一項實例性實施例如何將資料自多個二進位 格式字線摺疊至一單個字線中之某一細節。圖13之頂部處 係三個字線613、615及617，其等沿位元線（此處視為相連） 之對應三分之一各自分成具有胞之三分之—的三個部分 (a、b、c)。在字線623上，第一字線之三個三等份（613&至 613c)配置於s亥子線之第一二分之一上；類似地，摺疊第 二二進位字線6丨5並將其寫入至623之中間三分之一中並將 來自二進位區塊617之第三字線寫入至623之最後三分之一 中。 以若干方式概括圖13中所展示之程序。此等方式中之一 第一方式係以每胞以多狀態格式儲存之狀態之數目。雖然 圖12及13展示其中將三個資料頁自三個實體頁重寫成一單 152964.doc •34· 201140594 個實體頁上之多狀態格式之情形，但可使用其他數目之儲 存密度。（舉例而言，為簡化下文之論述，尤其係關於暫 存器結構之論述，將通常使用每胞2位元之情形作為實例 性實施例。）此外，雖然展示完整字線（此處每一字線對應 於一頁），但在允許部分頁操作之系統中，可使用部分 頁。另外’雖然圖13展示其中沿字線之胞分成沿相連位元 線之群組以用於摺疊的情形，但可使用其他配置。在以下 章節中，「摺疊」通常將指代其中將資料自二進位區段中 之數個位置讀取至資料讀取/寫入暫存器中且接著在MLc 記憶體區段中重寫成多狀態形式的那種程序，此對於讀出 N個二進位字線且將其等以每胞n位元格式重寫在一個單 個字線上的實例最容易想像；且雖然摺疊可涉及相對於圖 1 3所圖解說明的那種晶片上換位，但更一般而言其亦可係 更簡單的直接複製類型之摺疊。 如上所述，在記憶體自身上執行摺疊程序，以使得一旦 自控制器（或主機）將資料傳入並以二進位格式寫入，則在 無需將資料傳離該記憶體之情形下將其重寫至陣列中。實 例性實施例藉由以下方式來完成此程序：將多個二進位字 線（例如613、615、617)之資料讀取至與該陣列相關聯之對 應暫存器（或鎖存器）中、在此等暫存器内將其重新配置成 多狀態私式化所需要之形式且接著冑其重寫至一多狀態區 塊之一單個字線（例如，623)中。因此，在圖〗3之配置下， 相同字線上但沿不同位元線之數個（此處為3個）之二進位内 容係讀取至相襲資㈣存器中且接著經諸配置以對應 152964.doc •35· 201140594 於一對應單個位元線（可自其處將内容寫入）上之一單個胞 之多個位元。 然而’此處已將此指疊闡述為將來自二進位記憶體之N 個實體頁之N個邏輯資料頁摺疊為每胞記憶體〜位元之一 個貫體頁。（此處，貫體頁係視為一整個字線。）更一般而 5，可在若干實體頁之間以任一方式分散邏輯頁。在此意 義上，其並非係一直接3頁對單頁映射，而更大程度上係 具有3對1比率之一映射。關於晶片上資料摺疊之更多細節 在2009年6月5日提出申請之第12/478,997號美國申請案中 給出。其他細節及適用於摺疊之結構亦在2〇〇9年6月5曰提 出申請之第12/478,997號美國申請案中呈現。 使用摺疊之二進位/多狀態記憶體 圖14展示包含二進位及多狀態記憶體部分兩者之一非揮 發性記憶體之另一實例。該記憶體之二進位部分m區塊 3 〇 1包含駐存二進位區3 11及二進位快取記憶體區域3丨3中 之控制資料（諸如檔案存取表（FAT))兩者。對於此論述，此 等區域可視為類似於上文在以上二進位快取記憶體章節十 及本文中所引用之參考文獻中所闡述之彼等區域。此等區 域係在其自身内更新及壓緊的且本章節不對其等進行進一 步淪述。該記憶體亦包含多狀態（在此實例中為3位元）記憶 體部分D3區塊303。D1區塊301及D3區塊303可係跨越各種 半自主陣列（即，若干晶粒或一晶粒内之若干平面）分佈。 (更一般而言，在二進位對多階方面，不需要基於或至少 部分地特徵不在於更新可儲存於記憶體中的何處與更新可 152964.doc -36· 201140594 儲存於「大谷量」儲存裝置中的何處之間的區別但該區 別亦可係緩慢對快速、相對高耐久性對較低对久性、小區 塊結構對大區塊或其他定性性質。） 在實例性實施例中，首先將資料寫入至二進位區塊301 且接著摺疊至D3區塊中。舉例而言，一旦將三⑺個頁寫 入至二進位記憶體中，就可接著將其等摺疊成D3記憶體 303中之單個頁或者遵循Gorobets等人在「At〇mic Pr〇gram Sequence and Wrhe Ab〇rt Detecti〇n」（具有代理 案號嶋W且與本文同時提出申請）中所閣述的 那種對角線較低-模枸_精細程式化方法。在晶片上指叠實 施例中，二進位與MLC部分將來自沿相同位元線形成之不 同區塊。更一般而言’可使用其他重寫技術。雖然在某些 實施例中可將資料直接寫入至多狀態記憶體，但在此處所 挪述之此配置下’首先將使用者資料自揮發性r趙寫入至 一進位汜憶體中且接著(諸如)在用於邏輯群組X、糾及 X+2之315中寫成頁「三元組」（針對m實例），接著組合該 等頁「三元組」並將其等以-多狀態格式儲存為一「新的 元整」實體頁331，里中將兮容辨百、由门林 八T將。亥g體頁連同其他此等先前所 寫入之房、始」頁333 一起儲存。當更新儲存於一⑴區塊 中之頁中之-者之資料時’不是將經更新資料儲存於一⑴ 區塊中’而是可至少最初將其儲存於二進 或™317中，如在下一章節中所闡述。 虛擬更新區塊 當更新已儲存於D3記憶體中之某些資料之資料時，若在 152964.doc •37· 201140594 D3中更新此資料’則此將需要使用(例如)實例性對角線第 一-模糊·精細方法之一多狀態重寫。此一程式化可需要緩 衝3個或更多個字線之資料直至完全寫入該資料為止，其 中可能包含以MLC形式與欲更新之資料儲存於相同字線上 之未更新舊資料，了速度考量因素及記憶體磨損以外， 此亦可引入：在電力喪失或電力循環之情形下，經部分地 程式化之字線之所有資料可能丟失。在此處所呈現之態樣 中，最初將經更新資料作為與MLC記憶體區段中之對應資 料頁在邏輯上相關聯之一更新區塊（UB)寫入至二進位記憶 體。該經更新資料自身可進一步更新於另一二進位區塊中 (―更新區塊之一更新UoUB)。若需要，則可接著將該等更 新合併並摺疊至一 D3區塊中。一「虛擬更新區塊」或 「VUB」接著將由三個全更新區塊組成（或者更一般而 呂’根據系統中所使用之結構在大邏輯群組上）。此一 νϋΒ接著將係一 〇3區塊之更新區塊，其中「虛擬」係指其 由二個更新區塊組成。 在一個組的較佳實施例中，架構以由三個D丨/二進位區 塊組成之更新區塊為特徵，其中欲程式化至D3區塊之所有 資料之一全影像係在使用（例如）一模糊_精細程式化操作將 資料自D1區塊複製至一 D3區塊之一摺疊操作之前形成。 再次參考圖14，此圖解說明系統中之資料流，現在相對於 該資料流更詳細地闡述一實例性實施例。 藉由將整個邏輯群組三元組或3個毗鄰邏輯群組的組自 單個完全寫入之閉合虛擬更新區塊或含有該邏輯群組三元 152964.doc •38· 201140594 組之資料之三個D1區塊的組摺疊或複製（每次一個）之操作 來寫入D3區塊》換言之，該三元組中之所有邏輯群組在摺 疊至D3記憶體303之前將完全合併至D1記憶體3〇1中之虛 擬更新區塊。（在其他實施例中，D3區塊可以新資料程式 化而不寫入至D1中之一虛擬更新區塊，但此處其並非較佳 的，乃因其需要其中在電力喪失之情形下資料將不易受損 壞的一大資料緩衝器。） 邏輯群組需要一起合併至最後一個更新區塊中，其中若 必要則在自快閃源讀取時進行ECC檢查並進行ECC校正。 可以與上文在「分割成主部分及二進位快取記憶體部分之 s己憶體」章節中所引用之參考文獻中使用更新區塊大致相 同之方式分配並使用D1更新區塊，從而每次儲存一個邏輯 群組之資料。圖15圖解說明具有一個更新區塊之一更新群 組。對於D3區塊401中之邏輯群組中之一者（此處為「中 間」一者），經更新資料傳入且儲存於m區塊4〇3中。陰影 部分405對應於此經更新資料，其中4〇7係未使用部分。在 將該經更新資料儲存於更新區塊4〇3中之前，此區塊4〇3不 需要與D3區塊4G1先前相關聯，但視需要經指派且在邏輯 上相關聯。 以此方式，D1元區塊可分配給更新群組（ug) ^可依據 圖1 6中所展示之更新機制之更新將多個D i元區塊分配給一 UG。在儲存於⑴區塊403中之資料之初始更新之後，資料 組之另一更新自主機傳入 接著為該更新之此更新（u〇u) 指派另一 D1區塊4 0 9， 該UoU可包含用於較早更新4〇5以及 152964.doc •39· 201140594 在第一更新中未曾更新的此邏輯群組之部分之經更新資 料。 將儲存於一共同D3元區塊（諸如401)中之三個邏輯群組 (此處標示為LG X、LG X+1、LG X+1)在此處稱為一邏輯 群組二元組。在指疊之前，將把一邏輯群組三元組之所有 相關UG各自合併至一單個UB，如圖17中所展示，其中針 對LG X+1合併UB 403與UB 409。接著來自LG X及LG X+2 之原始區塊401之資料將用於摺疊至新區塊4〇 1，中。 可以此方式更新一 D3區塊上之邏輯群組中之多於一者， 如圖18中所展示。如那兒所展示，已更新實體d3區塊中之 邏輯區塊上之所有區塊，或一更新之一更新，其中Di區塊 409、411及413係在最終摺疊回至一D3區塊401，中之前。 D1更新區塊可視需求而以動態方式進行分配。此有助於 減少支援諸如實體置亂之操作所需之複製附加項量且允許 更高效地使用D1區塊來支援更新機制之更新。對於使用晶 片上 > 料指疊之實施例（諸如實例性實施例），分配給一邏 輯群組之一更新群組之所有D1區塊位於相同晶粒上。在一 多晶粒組態中’區塊選擇演算法較佳嘗試均勻地打開所有 晶粒中之虛擬更新區塊。一旦在晶粒χ中形成一打開虛擬 更新區塊，則在於晶粒χ中形成下一打開虛擬更新區塊之 前所有其他晶粒較佳使一個打開虛擬更新區塊形成。除了 使所有區塊當中的抹除/重寫計數平均之外’平均磨損演 算法較佳應嘗試使所有晶粒之間的自由區塊數目平衡。 圖19展不一替代實施例。如之前所述，虛擬更新區塊 152964.doc 201140594 (VUB)由三個UB組成，乃因其在摺疊之前含有一整個D3區 坑之資料。該替代實施例之不同在於VUB具有一個D3區塊 大小之邏輯群組（LG)之資料’而主要實施例具有三個d 1區 塊大小之邏輯群組之資料。由於將較小邏輯群組接合成三 元組’因此操作係類似的：若需要摺疊，則系統將需要在 摺疊之前收集三個D1區塊來構成全VUB。差異係：由於實 例性疋址方案（每LG —個GAT條目，其中一 GAT條目具有 元區塊位址及頁標籤值）係具有小LG之方案，因此系統可 允許個別LG具有其自身之頁標籤偏移且在三元組中之兩 個或二個LG之主機更新與D1更新區塊具有不同頁標籤之 情形下最小化複製量。在此情形下，系統可將彼等UB組 合成VUB而不進行複製以使頁標籤相同。 此配置亦可支援一並行摺疊模式（諸如標題為「Method and System for Achieving Die Parallelism Through Block Interleaving」、具有代理檔案號1〇519/1131且與本文同時 提出申請之一美國專利申請案中所闡述）之較高效能，此 乃因其支援與摺疊操作脫離之一虛擬更新區塊合併。此 外由於頻繁更新之區塊係處於D1區塊池中，其中D3區 塊池較佳僅用於完整區塊，因此系統應經歷較高耐久性。 藉由以二進位維持更新區塊且僅將其等寫入至用於完整區 塊之MLC記憶體，此進一步允許支援實體資料置亂之一晶 片上資料摺疊。 用於晶片上摺疊之資料傳輸流 前述章節已使用晶片上資料摺疊之概念，其中將寫入至 152964.doc 201140594 記憶體之二進位區段中之資料重新封包化且寫入至— 態格式。迄今為止，已在僅考量正槽叠之個别資料組:音 義上孤立地考量此程序。尚未考量如何將資料寫入至二： 位且接著寫入至多階之總體流以及此等子程序之關係 序如何相互關聯。在本章節及下—章節中對此進行考量。 本章節考量-種來自主機之資料至二進位記憶體中且：著 透過諸如在傳輸邏輯上相連之資料頁時將發生之— 作至多階記憶體中之平衡流。τ—章節亦將考量無序傳Z 之情形，諸如最後一個區段之更新。 圖可幫助圖解說明此程序，其展示上文論述但出於此 論述之目的而簡化的記憶體系統之元件中之諸多元件。'將 資料自一主機训傳輸至記憶體5〇3上，其中該資料最初儲 存於通常係控制器之部分的揮發性緩衝記憶體r細川 上。接著將該資料自RAM 511寫入至非揮發性記憶體⑴ 中，首先寫人至：進位區段m 515中且接著寫人至Μ 段〇3 517中。在晶片上咖指曼操作中，相同的讀^ 寫入暫存器及其他周邊電路用於初細寫入操作及摺最操 作兩者。因此’彼等操作無法同時完成。為簡單起見：考 量其中主機正傳輸大量邏輯上相連之資料之實例。由於揮 發性RAM 511係相對小的’因此將需要將該資料有規律地 寫入至二進位m記憶體515中；且由於D1最終將開始填 滿’因此將需要在相對較慢之多狀態寫入操作中將咳資料 指叠至D3記憶體517中。最佳化效能需要此等操狀間的 一平衡。 I52964.doc -42- 201140594 在下文中，將主要力 或D1記憶體中之邏輊 主機接收且接著寫入至二進位 頁可儲存：料頁方面呈現論述，其中每-實體 只τ儲存一早個邏輯資料I遐 將闡述為备眘触π 牡搭且知序中，MLC記憶體 為母I體頁儲朴個邏。 亦可在名邱八I …、'而，更一般而言， 。刀頁操作。此外，亦可在實體頁 雜方式分散邏輯資料，使 ^ 至m音加、Μ 伯且了不係一直接3頁（針對D1 'j)對單頁映射，而 一 度上係具有3對1比率之 將盘—4二雖然一實體頁(可同時寫入之單元)通常 /、固子線相關聯’但亦可使用其他共同配置。 巾娜述將考置資料傳輸流，在用於實例性多狀 “呈式化演算法之模糊·精細方法之背景下包含寫入/摺疊 Μ、讀取操作及複製操作。如上文在關於圖7F之論述中 所提及’在模糊程式化階段結束時資料内容可能不容易抽 取。如之前所述，實例性實施例將同樣基於每胞儲存3個 位元之一 MLC記憶體，此處稱為D3記憶體。 基7C寫入」將用於指代將第一、模糊及精細程式化階 段組合在一起之一内部摺疊操作。仍參考圖7F，對於至一 字線之一D3寫入，若第一程式化完成或僅程式化第一及模 糊頁，則無法正確地讀取資料。只有將相關聯之精細頁程 式化至彼字線上才可正確地讀取三個頁。因此，若在第一 或模糊寫入階段之後但在完成精細階段之前存在一電力循 環或某一種類的程式化失敗，則記憶體系統可具有毀壞之 資料。Gorobets等人在標題為「Atomic Program Sequence and Write Abort Detection」之文獻中對此情形進行進—步 152964.doc -43- 201140594 考量》 在其中涉及二進位寫入及摺疊操作兩者之一資料傳輪流 _，將所有程式化階段（諸如第一、模糊及精細）集合為一 單個操作（其中中間不存在至二進位區塊之主機資料寫入) 之效能不像分解程式化操作那樣好’如現在將闡述。實例 性實施例將程式化序列之階段分解成兩個部分：〇第—及 迷糊，2)精細。接著允許在兩個階段之間傳入新主機資 料。此允許效能之一改良，但其確實具有增加期間正寫入 之資料仍係可導致一可能寫入中斷偵測問題 _「 條件之時間之缺點。 一種避免寫入中斷偵測問題之方式係當主機發送一關閉 電源命令時’記憶體系統將偵測該主機命令且保持裝置繁 忙直至其完成精細階段為止。若最後一個寫入階段執行係 一精細階段，則記憶體系統不需要進行特殊操作，而若最 後一個寫入係一模糊階段，則記憶體系統可附加一精細程 式化且一旦精細階段完成便接荖將就.缺壯$
可配置為主機資料流之三種變體： 返回至 之D3部分 RAM 511 515 ;及（3 穩態’其中至D1之輸入量經平衡以與自叫至出之 量或多或少相同》 此配置給出經擴展順序傳輸之較好效 152964.doc -44 - 201140594 3指疊多之Dl寫人。由於m寫人比摺疊操作快 速因此此條件給出比在穩態情形下好之效能，但代價係 使用在某—時刻可變得不可持續之IM記憶體區塊。 比D1寫入多之⑴至03指疊。纟此條件下之效能比穩態 情形慢’但如在下一章節中所論述，此可用於在一「緊 急」模式中空出更多D1區塊。 為了取得持續效能，系統將需要在⑴主機寫入與⑴至 D3摺疊之間達到一種平衡 本章節闡述其中存在摺疊與二 進位寫人之_交錯之此_「平衡的」資料傳輸模式。該實 例性實_藉由在摺疊程序中所使用之多階程式化之模糊 與精細（及精細與模糊）階段之間散置至m記憶體之寫入來 完成此。 圖21之傳輸流展示針對一半自主記憶體陣列（即，—單 個明粒或平面）之一第一實例性實施例。對於以平衡模式 摺疊之單個邏輯群組，存在兩種基本情形。在一第-種情 开/中使用（第一 +模糊+精細）之一基元寫入摺疊資料，其 中在此等全多狀態程式化之間執行至〇1之主機資料傳輪。 圖21展示當插入D1資料寫入以使得基元寫入現在係（第—+ 模糊+主機資料之D1寫入、精細+主機資料之D1寫入）時 情形。 、之 參考圖21之底部線，此展示d 1至D3摺疊程序之階俨 (雖然圖2 1未準確地按比例繪製，但各種實施例 人小給 出所涉及之相對時間標度之一合理近似。）在實例性〜 Η中，三個D1區塊可用於摺疊成一個D3區塊，以 θ 尺伸戶斤 I52964.doc • 45· 201140594 有此等D1資料頁可用於摺疊至D3。 細階段，使用來自D1區塊之：個字:：第—、模糊及精 尼乏一個予線（稱其等為χ、 a。在指疊程序中’於一第一程式化步驟⑽）中將頁χ讀 取至讀取/寫入資料鎖存器（701)t且 安者冩入至一 D3字線 中。對於模糊步驟，需要〇丫及2且 明·卉寺續取至鎖存器 中⑽）且記憶體執行至⑴字線之—模掏寫入（7〇7) 階段接著跟隨其後，同樣將字線χ、 '‘ 鎖存器中（)且程式化至Ζ载入至讀取/寫入 ;枉式化至D3子線中以供精細寫入（7ιι)。 此完成第-、模糊、精細階段且接著可讀出資料"上文 相對於圖7F更詳細地論述了模糊·精細程式化演算法）。 然而’不是直接自模糊階段繼續進行以完成精細階段中 細字線之程式化，而是此等階段是分裂的且執行至m 寫D1寫入涉及首先將一資料組自控制器之汉倾 傳輸至記憶體電路中（RAM至ΝΑΝ〇,在72i處），其中將該 資料裁入至資料鎖存器中且接著寫入至⑴記憶體中（主機 寫在 723處）。接著，在精細階段之後開始下—摺疊 操作之前執行一類似D1寫入。 此允許在m寫入與⑴細權墨之間達成此處對於來自 :主機之順序資料之持續寫人係較佳的—平衡。（應注 思在707、711中摺疊之資料並非係在723處寫入至〇1之 相同資料組’而是來自至⑴之―較早寫人之—資料組。） 由^已在721處自RAM傳出資料，因此此已開闢係相對有 限谷量之RAM來自主機接收更多資料；且由於主機至 RAM傳輪不涉及非揮發性記憶體電路或使用其鎖存器，因 152964.doc 201140594 此此等主機至RAM傳輸可隱藏在多階記憶體寫入之各種階 段後面，從而進一步改良效能。因此，735及737處之傳輸 隨著精細程式化階段而管線化，就像731及733處之傳輸隱 藏在初始階段（701至707)後面那般，其等提供隨後在721處 自RAM傳出之資料。（返回參考圖20，（1)處所指示之傳輸 可有效地隱藏在（2)處所指示之彼等傳輸後面^ ) 此程序 接著以此方式繼續直至傳輸完成為止。 針對一特定實施例更詳細地考量圖2 1之程序，在精細或 模糊階段中之任一者之後於D1至D3摺疊之階段之間寫入 至D1記憶體之資料量與ram記憶體之大小相關。對於其 值係展示於圖21甲之實例性實施例，將資料傳輸之ram大 小設定為32 KB’以使得如在圖21(且亦在接下來論述之圖 22中）中所見’存在16 KBiD1資料之一傳輸。理論上，在 摺疊程序期間用32 KB之主機資料填滿ram(2x16 KB)。一 旦將16 KB傳輸至D1記憶體中（在721處）但未必係程式化於 其中（在723處），就可釋放曾保持16 KB資料的RAM之部分 以接受新資料。 為增加效能，亦可跨越多個晶粒並行地執行此程序。圖 22A展示3晶粒實例。此處，所有晶粒並行地執行摺疊操作 之階段。在模糊及精細階段兩者之後，再次將資料自ram 傳輸至非揮發性記憶體，在該非揮發性記憶體中將該資料 寫入至D1中。在此實例中，存在2χ16 ΚΒ2〇ι資料之一起 傳輸以最大化RAM記憶體之使用。自RAM之叫專輸可係 至該等晶粒中之任-者’例如，依序循環穿過該等晶粒且 152964.doc •47· 201140594 接著所有二個晶粒並行地運行其摺疊階段。（關於此等傳 輸之更多細節在具有代理檔案號10519/1131之「Meth〇d and System for Achieving Die Parallelism Through Block Interleaving」中給出。） 類似地，圖22B展示4晶粒並行度之一實例。自4晶粒操 作實例，在摺疊階段中間將2χ32 ΚΒ之資料寫入至〇1，藉 此達成較好效能。對於此處呈現且亦在下一章節中進—步 論述的那種平衡摺疊，摺疊量（輸出）比D1寫入量（輸入）快 速係較佳的U係能夠比“正接受之新主機資料 快速地將m中之資料排出至D3以便較好地準備系統㈣ 源。若主機D1寫人速率大於D1細摺#速率，則系統可 運行至需要或多或少料結D1記憶體以免接受更乡主機資 料達某—時間之—遞歸條件。此可違反某些應用之寫入超 時限制。心此原因’甚至在D1寫人對⑽⑴摺叠之相 ，比率之—平衡模式中，亦通常期望該量大於m寫入之 篁。在下—章節中進-步考量此等關注問題。 多齒輪資料摺番 大=:::;:與:疊操作之平衡模式適合於， D㈣體由 4 ’此乃因其主要使主機資料寫/ : <速率與此資料摺疊至D3記憶體中之資· ΠΓ他情形，以不同比率組合此等操作可係勒 ==，若欲傳輪之資料量由於其將不_ 可更快速係相對小的’則在暫停指疊操作之㈣ 、、‘”’入資料且以二進位形式寫入所有資料。和 152964.doc •48- 201140594 地，若D1區塊之供應缺乏，則可需要額外摺疊操作以空出 D1記憶體。 舉例而言，主機可給記憶體發送一定數量之無序資料。 此可係若干個不同區塊之經更新資料，如上文在虛擬更新 區塊章郎中所闡述。但可存在大數目個區塊之更新，但其 中每一更新係針對相對小量之資料。此總量之資料將自主 機相對快地傳輸，但接著寫入至大數目個m記憶體區塊 中，從而導致可用數目個01區塊比平衡模式之摺疊操作釋 放新D1區塊更快速地用盡。為處置此情形，本章節引入其 中執行較高數目個摺疊操作之一「緊急模式^亦可在其 他情形中調用此緊急模式，諸如當將一命令辨識為允許添 入額：摺疊操作之時間時，了平衡及緊急模式或齒輪以 外’貫例性實施例亦允許一後臺模式。 在迄今為止所闡述之技術中，記憶體系統中因其等待主 機傳輸而可存在空載時間，以使得順序寫入效能並非係最 佳化的。此外，基本晶片上摺疊方法不計及傳人之資料量 及摺疊之資料量且缺乏切換此等操作之速度及相對速率控 制之-機制。為解決此問題，本章節引人多齒輪擅疊控 制’在實例性實施例中其具有三種模式：υ平衡摺叠模 j ’其最佳化摺疊與主機傳輸之交錯以達成順序效能；2) 緊心模式，其可處置複製及其他内部處置操作·及3)一 後臺或工間時間核式’其在記憶體未由主機以作用方式嚙 合時處置權疊、複製及其他内部處置操作。以此方式，最 4對ram之使用。藉由增加可隱藏在平衡摺疊之程式化 152964.doc •49· 201140594 操作後面之主機至RAM傳輸之量來改良系統效能。藉_ 了緊急及摺疊模式以外亦包含後臺模式，進一步增強 統效能。 θ 系 平衡模式摺疊使用i體或“演算法來維持㈣q 序寫入效能。在上文所闡述之架構中，主機資料必須首先 去往则塊，接著被摺疊㈣區塊。為在―給^夺間週 期上維持持續之系、統寫人效能，寫人細之資料量應盘自 D㈣謂之資料量基本上相同。最後一個章節中二現 了用於此情形之-個配置。（更—般而言，平衡模式可具 有或不具有在摺疊之模糊與精細階段之 在最後—個㈣中所閣述。）為維持此平衡，不=在;; 圾收集且傳入之主機資料係以順序次序發送至⑴更新區塊 而非二進位快取記憶體。若D1寫入與摺疊之量不 平衡（諸如比指叠多之D1寫入），則此時間週期内將存在較 局叢發效能。相反地’若D1寫入之量小於指疊量，則效能 低於持續效能。 在緊急模式指#中，勒體/系統演算法相對於⑴寫入增 加指墨操作之數目。舉例而言’可將主機傳輸之數目減小 至主:所允許之程度，其中額外操作用於集中於摺疊上。 此可空出更新資源或允許系統進行某些内部清理操作或失 敗處置’例如讀取清除、平均磨損、程式化失敗處置等 專。對於緊急模式摺疊’序列亦可涉及在摺疊之前設置諸 如圖18中所展示之三個虛擬更新區塊之一準備階段。在此 情形下’僅存在内部複製操作，諸如一（D3讀取寫入） 152964.doc 201140594 或（D1讀取+D1寫入）。在設置虛擬更新區塊之後，可使用 緊急摺疊模式，其中主要執行〇1至〇3摺疊。此外，對於 具有一寫入超時限制之情形，系統可將複製操作及摺疊操 作分成若干階段，其中在至記憶體電路之主機資料寫入之 至少一個磁區處允許的每一階段滿足寫入時間預算。 圖23展示針對-順序寫人情形的―資料傳輪流之一實例 性實施例，其中假設控制器具有用於資料傳輸的32紙 一實例性RAM大小。圖23以類似於圖21之方式進行符號表 示且亦在其左邊部分上圖解說明—平衡模式摺疊及主機。資 料寫入，但對於此實例，其中在指疊操作中使用之多狀雖 寫入之階段之間插入一 D1寫入。（此同樣係針對其中多^ 態程式化操作係為模糊-精細變體之實例性實施例，但如 之前所述可使用其他多階段程式化操作。）對於—元區塊 寫入，存在兩個操作部分：υ摺疊與主機寫入⑭ 2)僅至D1之主機寫入。 曰’ 對於此等部分中之第—部分，系統將連續地透、 模糊：精細指疊階段中之每-者摺疊-個元頁，且所摺疊 之總貝料係48 ΚΒ。同時將32 ΚΒ之主機
日/楚一^ ^ 弋主機貝枓傳輪至RAM 在第一/模糊/精細程式化期間主機傳輸時間係完全隱 藏，此乃因主機傳輸比48 KB摺疊 ^ η λ /b ^ ^ 、速在精細階段完 成私式化之後，儲存於RAM中之32 KB主機資 憶體，且接著程式化至兩細元頁。因此，每1二 掏+精細摺疊（48KB)之後細二進位頁寫M32kb= 十衡之ί月形下，當—進位區塊係填充的時， 152964.doc 51 201140594 一整個MLC區塊已完成自01至〇3摺#。對於剩餘的ι/3二 進位區塊，存在至01之連續主機寫入以完成剩餘的二進位 區塊，此在圖23之右手側中加以闡述。在效能方面，指疊 與主機寫入之交錯產生低於持續效能之叢發效能；若係僅 至D1之主機寫入模式，則此產生高於持續效能之叢發效 能’此係在一 MLC元區塊基礎上維持。 圖24及25展示（平衡模式摺疊+主機傳輸）之兩個變化形 式，其等具有傳輸子元件之不同組合。圖24及25同樣使用 單個晶粒，但現在在摺疊之多狀態程式化操作之模糊與精 細階段之間插入〇1寫入，與最後一個章節中所闡述之大致 一樣。此等圖在於此插入期間執行之叫寫入量上不同。 可存在其中记憶體系統需要空出更新區塊資源或執行諸 如程式化失敗恢復、寫入後讀取恢復（諸如Dusija等人之標 題為「Non-Volatile Memory and Meth〇d 〜池 p〇st Write
Read and Adaptive Re-Write t0 Manage Err〇rs」、具有代理 檔案號0084567-640US1、與本文同時提出申請之專利申請 案中所揭示）、讀取清除或平均磨損以及其他操作之某些 内部資料管理操作之情形。該系統可進入緊急模式中以進 行涉及複製及指疊之垃圾收集。此視為第二模式或摺疊控 制齒輪。舉例而言，緊急模式期間之操作可包含⑴至⑴ 複製、〇3至〇1複製或01至〇3緊急摺疊。根據記憶體系統 所用於的產品應用，可針對一單個主機命令連續地執行元 區塊複製及緊急摺疊’且在垃圾收集期間不存在主機傳 輸。對於具有超時限制之應用（諸如31)卡，其中存在25〇 152964.doc •52· 201140594 mS寫入超時限制）’可在緊急模式中使用過量時間來進行 遠如可需=的經排程階段之垃圾收集之操作；舉例而言， 可存在*個磁區主機寫入、接著執行X量複製步驟或執 打y量緊急diD3_，此視特定演算法而定。 對於在自使用模型開啟電源之情形下具有相對大量空間 時間之f用且若此等應用允許用於記憶體系統操作之足夠 功率預算，則動體使用該時間來執行後臺/寫入/讀取/複製/ 摺疊操作以改良系統效能。該動體可選擇空出更新區塊資 源以為將來寫入命令做準備以改良效能；或者執行内部操 作，堵如平均磨損、讀取清除、程式化錯誤處置或增強之 寫入後操作。 為=助平衡摺疊操作期Fa1之程式化時間，此處將一糟疊 步驟疋義為：1) 一第一及一模糊程式化操作，或2) 一精細 程式化操作。在平衡摺疊模式中，系統之動體具有為每一 1 壬務控制權疊步驟之數目及主機寫入之數目之摺疊控制參 ^擅疊步驟之數目及主機資料寫入之數目可基於產品效 :及力率要求而變化。若存在藉由完成一指疊來空出更新 &塊之-緊急需要’則該系統孰體可以動態方式增加每工 之摺疊步驟之數目’且此將進入緊急模式摺 執行緒。 當控制器之_認識到其正接近—寫人命令之結束時， 其可設定—摺疊控制旗標，該旗標告知摺疊任務繼續以便 在精細秋式化步驟上結束，即使彼情形超過每工作週 之摺疊步驟之規定數目。此將確保指疊任務在—精細程式 J52964.doc •53- 201140594 化階段上結束且若命令之間存在電力循環，則指疊程序可 自其停止的地方再開始。 對於後臺/空間時間操作，控制器之勤體可選擇最大化 指疊量以便空出資源或處置其他内務操作。當_認識到 在參與後臺摺疊時存在正發出之一主機命令時，其需要快 地退出指疊以便對主機命令做出回應。若權疊程序完成至 - D3區塊之結束’則該勒體可選擇以確保可再開始指疊程 序之一程式化精細退出空閒時間指疊；另一選擇為，㈣ 體:選擇在完成-程式化（不論其是一第一、模糊還是精 細程式化）之後退出空間時間擅疊，且在需要時重新開始 相同虛擬更新區塊至_新〇3區塊之摺疊程序。 圖28中示意性地圖解說明關於切換模式之控制機制。平 衡模式8〇1可轉變至緊急模式803且自緊急模式803轉變回 去。如最後一個章節中所闡述，此等模式中之任一者可進 入後臺且轉變回至任一模式，如815及817處所展示。 平衡模式803用於順序寫入及具有—主要穩定之資料流 之類似此等操作。控制器可回應於確定順序資料之抵達而 自緊急模式（813)或後臺（815)切換至此模式。此模式亦可 用作在系統首先與一主機互動以接收資料時使用之初始模 式。 至緊急之轉變811可係基於上文所論述之各種機制，諸 如接收無序資料或其中可用m記憶體之量係低之其他情 形。為允許用於額外摺疊操作之更多時間，記憶體可向主 機發送減慢資料傳輸速率之一指示：在某些情形下，可暫 152964.doc -54- 201140594 停該傳輸，而在其他系統中必須 轉變亦係對某此入^ 1 μ 、 小傳輸速率。該 丁呆上〒令或某些類型命令之— 言’若-命令並非係效能關鍵的(由於其不需：盡= 地完成而針對效能要求僅需要以某_預二要盡可能快 成），則可在緊各模4 φ祛田”疋時間分配完 、，公杈式中使用任何剩餘時間來咖 二1:;系傳輪控制資料或管理資料(諸如檔案存取表 諸如= 之情形。在其他變化形式中，定址為特定位址 (邊如、准持系統控制資料的地方）之寫人可觸發緊急模式。 、他實例包含寫人或其恢復可涉及顯著量的資料 他失敗。 八 多齒輪」摺疊控制之此方法亦可應用於不同程度之平 仃度。圖26及27展示用於平衡模式以達成較好順序寫入效 能之2晶粒並行摺疊實例。如之前所述，可在模糊與精細 階段之間插入D1寫入，如圖27中所展示。 結論 出於圖解說明及闡述之目的，前文已呈現對本發明之詳 細說明。本文不意欲具有排他性或將本發明限制於所揭示 之精確形式。根據上文之教示内容也可作出諸多種修改及 變化形式。所闡述實施例經選擇以最佳地解釋本發明之原 理及其實際應用，藉此使其他熟習此項技術者能夠在各種 實施例中且以適合於所構想特定用途之各種修改形式來最 佳地利用本發明。本發明之範疇意欲由隨附申請專利範圍 來界定。 【圖式簡單說明】 152964.doc • 55- 201140594 圖1示意性地圖解說明適合於實施本發明之—記憶體系 統之主硬體組件。 “ 圖2示意性地圖解說明一非揮發性記憶體胞。 圖3圖解說明針對浮動閘極可在任何一個時間選擇性地 儲存之四個不同電荷屮至94的源極_汲極電流。與控制閘 極電壓VCG之間的關係》 圖4Α示意性地圖解說明組織成一 NAND串之—記憶體胞 串〇 圖4B圖解說明由諸如圖4A中所示之NAND串5〇構成之一 NAND記憶體胞陣列21 〇之一實例。 圖5圖解說明並行感測或程式化之組織為（舉例而 言）NAND組態之一記憶體胞頁。 圖6(0)至圖6(2)圖解說明程式化一 4狀態記憶體胞群體之 一實例。 圖7A至圖7E圖解說明用一給定2位元碼編碼之4狀態記 憶體之程式化及讀取。 圖7F圖解說明對用一給定3位元碼編碼之8狀態記憶體之 一模糊-精細程式化。 圖8圖解說明由一記憶體管理器管理之記憶體，其中該 記憶體管理器係駐存於控制器中之一軟體組件。 圖9圖解說明後端系統之軟體模組。 圖10A(i)至圖ι〇Α(ίϋ)示意性地圖解說明一邏輯群組與一 元區塊之間的映射。圖丨〇B示意性地圖解說明邏輯群組與 元區塊之間的映射。 152964.doc -56· 201140594 圖11圖解說明透過處於系統之不同層級之一系列快取記 憶體與快閃記憶體裝置一起操作之一主機。 圖12概述其中將來自多個字線以二進位格式寫入之資料 重寫成一多狀態格式之記憶體上摺疊程序。 圖13更詳細地圖解說明該摺疊程序之態樣。 圖14展示包含二進位及多狀態記憶體部分兩者之一非揮 發性記憶體之另一實例。 圖15至圖18圖解說明一虛擬更新區塊之使用。 圖19展示包含二進位及多狀態記憶體部分兩者之一非揮 發性記憶體之另一實例。 圖20係一記憶體系統之一簡化繪示以圖解說明用於晶片 上摺疊之一資料傳輸流。 圖21展示一實例性單晶粒資料傳輸流之時序。 圖22A及圖22B展示一實例性多晶粒資料傳輪流 序。 圖23至圖27給出如何組合資料摺疊操作與向記憶體之 進位部分之寫入之實例。 一 之記憶體操作模式之間 圖2 8係包含晶片上資料摺疊操作 的轉變之一示意性圖解說明。 【主要元件符號說明】 10 記憶體胞 14 源極 16 汲極 20 電荷儲存單元 152964.doc •57- 201140594 30 控制閘極 32 控制閘極 34 源極線 36 位元線 42 字線 44 選擇線 50 NAND 串 54 源極端子 56 沒極端子 80 主機 82 主機快取記憶體 90 記憶體糸統 100 控制器 102 控制器快取記憶體 110 介面 120 處理器 121 可選共處理器 122 唯讀記憶體 124 可程式化非揮發性記憶體 130 隨機存取記憶體 200 記憶體 202 第一部分 204 第二部分 210 記憶體陣列 152964.doc .58· 201140594 212 感測放大器 214 鎖存器 300 記憶體管理器 301 D1記憶體 303 D3記憶體 310 前端系統 311 二進位區 312 主機介面 313 二進位快取記憶體區域 317 更新區塊 320 後端系統 330 媒體管理層 331 實體頁 333 原始頁 340 資料流與定序層 342 命令定序器 344 低階定序器 346 快閃控制層 370 元區塊 380 邏輯群組 401 D3區塊 40Γ 新區塊 403 更新區塊 405 經更新資料 152964.doc •59. 201140594 407 未使用部分 409 D1區塊 411 D1區塊 501 主機 503 記憶體 513 非揮發性記憶體 515 二進位區段D1 517 多階胞區段D3 611 區塊 613 字線 615 字線 617 字線 621 區塊 623 字線 801 平衡模式 803 緊急模式 805 後臺模式 152964.doc -60-