201032290 ujvl^u-zu08-0069 28630twf.doc/n 六、發明說明： 【發明所屬之技術領域】 本發明是有關於一種半導體元件及其製造方法，且特 別是有關於一種具有雙功函數金屬閛極（dual w〇rk function metal gates)之半導體元件及其製造方法。 【先前技術】 ❿ 隨著半導體元件之尺寸的日益縮小，閘極結構的尺寸 也隨之縮小。因此，閘絕緣層的厚度也必須減小以避免元 件效能受到影響。 一般來說，閘絕緣層的材料通常是氧化矽。以氧化矽 為材料的閘絕緣層在厚度減小時往往會有漏電流（丨e akage current)的現象。為了減少漏電流的發生，習知的作法是 以同介電常數（high dielectric constant ; high-k)材料取代 氧化矽來作為閘絕緣層。在使用高介電常數材料作為閘絕 緣層的凊况下，以多晶石夕為材料的閘極會與高介電常數材 料反應產生費米能階釘紮（Fermi_level），因而造 成臨限電壓(threshold voltage)增大而影響元件效能。 為了避免以多晶矽為材料的閘極會與高介電常數材料 反應而造成臨限電壓增大，習知技術中的一種作法是以金 ^層來作為閘極’亦即熟知的功函數金屬層。然而，以金 =作為閘極時，往往會在後續之高溫製程中因溫度太高 而&成金屬層之功函數的變異，進而對元件效能造成影響。 201032290 umcu-zu08-0069 28630twf.doc/n 【發明内容】 有鑑於此’本發明提供一種半導體元件的製造方法， 其製造出的具有雙功函數金屬閘極之互補金屬氧化物半導 體（CMOS)電晶體，可以避免後續之高溫製程中因溫度 太高而造成的功函數的變異，且可以避免費米能階釘紮效 應。
本發明另提供一種半導體元件，可以與應變工程相容 且整合至現有的製程，大幅提升競爭力。 本發明提供一種半導體元件的製造方法。首先，提供 具有P型金屬氧化物半導體（PMOS)區的基底及n型金 屬氧化物半導體（NMOS)區。接著，於基底上形成高介 電常數層。然後，於PMOS區的高介電常數層上形成第一 覆盍層，以及於NMOS區的高介電常數層上形成第二覆蓋 層，其中第一覆蓋層與第二覆蓋層不同。之後，於第一覆 蓋層與第二覆蓋層上依序形成金屬層及多晶矽層。繼之， 圖案化多晶矽層、金屬層、第一覆蓋層、第二覆蓋層及高 介電常數層，以於PMOS區形成第一閘極結構，二及= NMOS區形成第二閘極結構。接著，於第—閘極結構之兩 側的基底中形成苐一源極及極區，以及於第二閘極結構之 兩側的基底中形成第二源極/彡及極區。 依照本發明之一實施例所述，在形成上述之高介電常 數層之前，更包括於基底上形成絕緣層。 依照本發明之-實施例所述，上豸之形成第一覆蓋層 及第二覆蓋層的方法包括以下步驟。首先，於基底上^ 201032290 umcjl>-zu08-0069 28630twf.doc/n 第一覆蓋材料層。接著，移除NM0S區的第一覆蓋材料 層，以於PMOS區的高介電常數層上形成第—覆蓋層。然 後’於基底上形成第一覆蓋材料層。之後，移除PM〇s區 的第一覆盍材料層，以於NMOS區的高介電常數層上形成 第二覆蓋層。 9 依照本發明之一實施例所述，上述之第一覆蓋層的材 料包括ΑΙΑ、GaA3、WO3或丁⑷3，以及第二覆蓋層的 φ 材料包括[^、〜^、"^、^^(^、鑭系元素㈤論此 series elements)或鑭系元素之氧化物（姐欣此矸⑽d_nt in the lanthanide series ° 依照本發明之一實施例所述，上述之第一覆蓋層與第 二覆蓋層的厚度例如是分別介於約5到20埃之間。 依照本發明之一實施例所述，上述之金屬層的材料包 括 TiN、TaC、TaCNO、TaCN 或 TaN。 依照本發明之一實施例所述，上述之金屬層的厚度例 如是介於約50到200埃之間。 ® 依照本發明之一實施例所述，於形成上述之第一及第 二閘極結構之後以及形成第一及第二源極/汲極區之前，更 包括分別於弟一及弟一閘極結構之侧壁上形成間隙辟。 依照本發明之-實_所述，上狀第―源極/沒極區 包括矽化鍺磊晶層，且上述之第二源極/汲極區包括摻雜 區。 ' 依照本發明之一實施例所述’於形成上述之第一及第 二源極/汲極區之後，更包括於基底上形成應力層，以覆蓋 6 201032290 umcu-2u08-0069 28630twf.doc/n PMOS區及NMOS區。
本發明另提出一種半導體元件，包括基底、PMOS電 晶體及NMOS電晶體。基底具有PMOS區及NMOS區。 PMOS電晶體配置在PMOS區，且包括第一閘極結構及第 一源極/沒極區。第一閘極結構包括依序配置在基底上的第 一而介電常數層、第一覆蓋層、第一金屬層及第一多晶矽 層。第一源極/没極區配置在第一閘極結構之兩側的基底 中。NM0S電晶體配置在NM0S區，且包括第二閘極結構 及第二源極/汲極區。第二閘極結構包括依序配置在基底上 的第二兩介電常數層、第二覆蓋層、第二金屬層及第二多 晶矽層。第二源極/汲極區配置在第二閘極結構之兩侧的基 底中。另外，第一覆蓋層與第二覆蓋層不同，但第一金屬 層與第二金屬層相同。 依照本發明之一實施例所述，上述之半導體元件更包 =第二絕緣層與第二絕緣層，其分別配置在基底與第一高 ;丨電吊數層之間，以及在基底與第二高介電常數層之間。 依照本發明之—實關所述，上叙帛—覆蓋層的材 材2 AW3、以203、In2〇3或Ti2〇3，以及第二覆蓋層的 去匕括La2〇3、Dy2〇3、Y2〇3、Mg〇2、鑭系元素或鑭系 70素之氧化物。 =本發明之—實施例所述，上述之第—覆蓋層與第 是盍層的厚度例如是分別介於約5到20埃之間。 依照本發明之一實施例所述，上述之第一金屬#及 弟二金屬層的勵括及 201032290 umcu-^u08-0069 28630twf.doc/n 依照本發明之一實施例所述，上述之第—金 二金屬層的厚度例如是介於約5〇到2〇〇埃之間。曰 依照本發明之一實施例所述，上述之半導體元 壁’其分別配置在第-閘極結構及第二閘極結構^ 包括
依照本發明之-實施例所述，上述之半導體元件更包 括應力層，其配置於基底上，且覆蓋PM〇s區及nm〇s 區。
综上所述，在本發明的具有雙金屬閘極之CM〇s電晶 體中二*於兩__功函數金屬層下方分取置有不同 的覆蓋層’因此可以藉由調整覆蓋層的材料與厚度來調整 功函數。再者，本發_製作料可讀雜工程（批他 engineering)相容且整合至現有的製程，以大幅提升競爭力。 為讓本發明之上述特徵和優點能更明顯易懂，下文特 舉較佳實關’並配合職賦，作詳細綱如下。 【實施方式】 _圖1A到圖U是根據本發明之—實施例所繪示的半導 體元件的製造方法之剖面示意圖。 首先，明參照圖1A，提供基底1〇〇，基底1〇〇具有p 型金屬氧錄半導體（PMqS)區1G2a&N型金屬氧化物 8
201032290 UMCD-2UU8-0069 28630twf.doc/n 半導體（漏s)區獅。基底觸例 區職及画S區嶋例如是以隔離結構1〇1相分隔。 隔離結構101例如是淺溝渠隔離結構。 接著，於基底1GG上形成高介電常數⑽㈣層1〇6。 南介電常數層106的㈣例如是介電常數大於彳的介電材 高介電常數層廳的形成方法例如為化學氣相沉積 法。在形成尚介電常數層106之前，也可以選擇性地在基 底100上形成絕緣層104，以增加高介電常數層1〇6與基 底100之間的附著力。絕緣層104的材料例如為氣化石夕， 且其形成方法例如為熱氧化法。 然後’於高介電常數層1()6上依序形成覆蓋材料層108 及罩幕層110。覆蓋材料層⑽為金屬氧化層，其材料包 括Al2〇3、Ga2〇3、in2〇3或Ti2〇3。覆蓋材料層1〇8的厚度 例如是介於約5到2G埃之間，且其形成方法例如是化學氣 相沉積法或原子層沈積（atomic layer dep〇siti〇n ; ald )法。 罩幕層11G的材料例如是氧化珍、氮化梦、氮氧化石夕、多 a曰石夕或♦，且其形成方法例如^化學氣相沉積法 或是物理氣相沉積法（PVD)。 之後，π參照圖1B ,將覆蓋材料層1〇8及罩幕層11〇 圖案化。將覆蓋材料層⑽及罩幕層nG圖案化的方法例 如是先在罩幕層110上形成圖案化光阻層（未繪示），然 後，以圖案化光阻層為罩幕，移除NM〇s區1〇沈的覆蓋 材料層108及罩幕層11〇。接著，移除pM〇s區的罩 幕層110’以於PMOS區1〇仏的高介電常數層1〇6上形成 9 201032290 umcu-^u〇8-0069 28630twf.doc/n 覆蓋層118。 繼之，請參照圖1C，於基底100上依序形成覆蓋材 料層112及罩幕層114。覆蓋材料層U2覆蓋pM〇s區1〇% 的覆蓋層118及NMOS區102b的高介電材料層1〇6。覆 蓋材料層112例如為金屬氧化層，其材料包括l知a、 〇力〇3、Y2〇3、Mg〇2、鑭系元素或鑭系元素之氧化^。3覆 蓋材料層112的厚度例如是介於約5到2〇埃之間，且其形 φ 成方法例如是化學氣相沉積法或原子層沈積法。罩幕層U4 的材料例如是氧化矽、氮化矽、氮氧化矽、多晶矽或矽， 且其形成方法例如是化學氣減躲或是物理氣相 法。 、 接著，請參照圖1D，將覆蓋材料層112及罩幕層114 圖，。將覆蓋材料層112及罩幕層114圖案化的方曰法例 如是先在罩幕層U4上形成圖案化光阻層（未繪示），然 後，以圖案化光阻層為罩幕，以移除PM〇s區i〇2a的覆 蓋材料層112及罩幕層114。接著，移除NM0S區1〇2b 9 价罩幕層114，以於丽OS區102b的高介電常數層1〇6 上形成覆蓋層122。在此實施例中，部分的覆蓋層122形 成於覆盍層118上，也就是說，覆蓋層122與覆蓋層118 部分重疊。在另—實施例中，覆蓋層122與覆蓋層118也 可以為中間斷開情形’也就是說，覆蓋層122與覆蓋層118 彼此並不重疊。 |θ 特別要說明的是，圖1Α至圖ID的步驟中，是先於 PMOS區i〇2a的高介電常數層1〇6上形成覆蓋層ιΐ8，再 201032290 umcu-zu08-0069 28630twf.doc/n 於NMOS區102b的高介電常數層106上形成覆蓋層122, 但本發明並不以此為限。在另一實施例中（未繪示），也 可以先於NMOS區102b的高介電常數層1〇6上形成覆蓋 層122’再於PMOS區102a的高介電常數層1〇6上形成覆 蓋層118。 然後，請參照圖1E，於覆蓋層118與覆蓋層122上依 序开>成金屬層124、多晶矽層126及罩幕層128。金屬層 ❿ 124的材料例如是TiN、TaC、TaCNO、TaCN或TaN。金 屬層124的厚度例如是介於約5〇到200埃之間^金屬層 124及多晶矽層126的形成方法例如是化學氣相沉積法或 物理氣相沉積法。罩幕層128的材料例如是氧化矽、氮化 矽、氮氧化矽、多晶矽或矽，且其形成方法例如是化學氣 相沉積法或物理氣相沉積法。 之後，請參照圖1F，將罩幕層128、多晶矽層126、 金屬層124、覆蓋層118、覆蓋層122、高介電常數層1〇6 ，絕緣層104圖案化，以於PMOS區102a形成閘極結構 3〇a，以及於NMOS區l〇2b形成閘極結構130b。此圖案 化的方法例如是在罩幕層128上形成圖案化光阻層（未繪 =)，然後，以圖案化光阻層為罩幕進行餘刻製程。閘極 =，130a包括罩幕層128a、多晶矽層126a、金屬層124&、 '蓋層118a、高介電常數層106a及絕緣層l〇4a。閘極結 ，13〇b包括罩幕層128b、多晶石夕層126b、金屬層㈣、 4蓋層122a、高介電常數層106b及絕緣層l〇4b。 、^接著，請參照圖1G，以閘極結構13〇a、13〇b為罩幕， 進仃離子植入製程，以在閘極結構13〇a、13%兩側的基底 11 201032290 UMCD-2008-0069 28630twf. doc/n 100中分別形成淡掺雜區132、134。之後，於閘極結構 130a、130b之侧壁上形成間隙壁138。間隙壁138之材料 例如為氮化矽。間隙壁138形成方式例如是先以化學氣相 沈積法在基底1〇〇上先形成一層間隙壁材料層（未綠示）， 再以非等向性蝕刻移除部份的間隙壁材料層。間隙壁138 可以是單層或多層結構，在圖式中僅以單層來表示。
接下來，將分別在PMOS區102a與NMOS區102b 上以應變工程增加PMOS電晶體與NMOS電晶體之通道的 張力。將以圖1G至圖II的步轉來說明應變工程之一例， 但本發明並不以此為限。熟知本技藝者應暸解，只要在不 脫離本發明之精神及範圍下，本發明之半導體元件也可以 與其他應變工程互相整合。也就是說，本發明之半導體元件 與應變工程是相容的（compatible)。 然後，請繼續參照圖1G ’在基底1〇〇上依序形成罩 幕層140及圖案化光阻層M2。罩幕層140的材料例如是 氛化矽’且其形成方法例如是化學氣相沉積法。圖案化光 阻層142覆蓋NMOS區102b且曝露出PMOS區l〇2a。 之後，請參照圖1H，以圖案化光阻層142為罩幕， 進行餘刻製程，移除閘極結構l30a兩側的基底1〇〇，以形 成溝槽（trench) 144。繼之’進行選擇性磊晶成長（ epitaxygr〇wth;SEG)製程，於溝槽144中形成矽化鍺（siGe) 磊晶層146。矽化鍺磊晶層146除了可作為PM〇s電晶體 的源極/汲極區，同時可以增加PM0S電晶體之通道的^縮 應力，使電洞移動的速度變快，進而增mPM〇s電晶體的 12 201032290 UMCD-2008-0069 28630twf.doc/n 的方:圖u’移除罩幕層i4G。移除罩幕層⑽ 刻法。在移除罩幕層i4G的過程中，罩 ::幕b以及部份之間隙壁138也會同時 M8。間隙壁148的材料例如為氮切。接著， 130b之兩侧的基底⑽中形成摻雜區 換 的方法例如是進行料植人製程4肺=雜£ 150 。之後，在基底刚二= 曰 覆盍PM0S區1〇2a及NMOS區l〇2b。庳力 層154的材料例如為氮化石夕。應力層154可以增加^〇s 電晶體之通道的拉伸應力，使電子移動的速度變快，進而 增加NMOS電晶體的操作速度及效能。 以下將以圖II對本發明的半導體元件作說明。請參照 圖11，本發明的導體元件包括基底1〇〇、PM〇s電晶體及 NMOS電晶體。基底具有PM〇s區1〇2a&NM〇s區邡。 PMOS電晶體配置在PM〇s區腿，且包括問極結構⑽ 及用作源極/汲極區的矽化鍺磊晶層146。閘極結構13加 包括依序配置在基底100上的絕緣層1〇4a、高介電常數層 1〇如、覆蓋層118a、金屬層124a及多晶矽層12如。矽/匕 鍺磊晶層146配置在閘極結構130&之兩側的基底1〇〇中。 NMOS電晶體配置在NM〇s區1〇2b，且包括閘極結構13% 及用作源極/汲極區的摻雜區15〇。閘極結構13〇b包括依 序配置在基底100上的絕緣層104b、高介電常數層106b、 覆蓋層122a、金屬層124b及多晶碎層126b。換雜區150 配置在閘極結構13〇b之兩侧的基底1〇〇中。另外，覆蓋層 13 201032290 um^jj-zu08-0069 28630twf.doc/n 118a與覆蓋層122a不同，但金屬層124a與金屬層mb 相同。 特別要說明的是，在本發明之半導體元件中，由於閘 極結構130a、130b中的覆蓋層118a、122a之材料不同: 因此PMOS電晶體及NMOS電晶體會有不同的功函數。 洋而5之’ PMOS電晶體的功函數是由金屬層12知及並下 的覆蓋層118a所決定，功函數約介於4.〇至4.2 ev之間。 NMOS電晶體的功函數是由金屬層1241)及其下的覆蓋層 122a所決定，功函數約介於4 8至5 〇 ev之間。 此外，由於金屬層124a、124b材料相同，例如均為 TiN，因此不同之功函數實質上是由覆蓋層118&、12仏的 材料及厚度而決定。金屬層124a、124b除了可作為功函數 金屬層，也可以避免多晶矽層126a、126b與其下方的膜層 反應，而導致臨限電壓增加。 、曰 综上所述，根據本發明之半導體元件的製造方法所 ❿ ^有雙功函數金屬閘極之CM〇s電晶體，由於兩個相 數金屬層下方分別配置林同的覆蓋層，因此可 j由調整覆蓋層的材料與厚度來調整功函數。另外，本 體元件與紐球是姆的（嶋Patible)，可以 /、現有的製程整合，提升競爭力。 本發:然如上’然其並非用以限定 準。 ’、濩靶圍虽視後附之申請專利範圍所界定者為 14 201032290 umuu-zu08-0069 28630twf.doc/n 【圖式簡單說明】 圖1A到II是根據本發明之一實施例所繪示的半導體 元件的製造方法之剖面示意圖。 【主要元件符號說明】 100 :基底 101 :隔離結構 • 102a : PMOS 區 102b : NMOS 區 104、104a、104b :絕緣層 106、106a、106b :高介電常數層 108、112 :覆蓋材料層 110、114、128、128a、128b、140 :罩幕層 118、118a、122、122a :覆蓋層 124、124a、124b :金屬層 126、126a、126b :多晶矽層 ❿ 130a、130b :閘極結構 132、134 :淡摻雜區 138、148 :間隙壁 144 :溝槽 146 ·砍化錯蠢晶層 150 :摻雜區 154 :應力層 15