TW201030503A - Power-on management circuit for memory - Google Patents

Description

201030503 五、發明說明： • 【發明所屬之技術領域】 本發明係關於一種電源管理電路，尤指一 用於記憶體之電源管理電路。 θ ' 【先前技術】 記憶體’亦稱為存儲器（datastorage)。它是一種 利用半導體技術做成的電子裝置，用來儲存數位資 Φ 料。特定地，記憶體可以根據儲存能力與電源的關 係可以分為以下兩類，揮發性記憶體（v〇latile memory)及非揮發性記憶體。其中以揮發性記憶體 為說明，揮發性記憶體是指的是當電源供應中斷 後，記憶體所儲存的資料便會消失的記憶體。主要 有以下的類型：動態隨機存取記憶體（Dynamic random access memory，DRAM)及靜態隨機存取記 憶體（Static random access memory，SRAM)。 承上所述，動態隨機存取記憶體是一種半導體 記憶體，主要的作用原理是利用電容内儲存電荷的 多寡來代表一個二進位位元(bit)是1還是〇。由於在 現實中電容會有漏電的現象’導致電位差不足而使 記憶消失，因此除非電容經常周期性地充電’否則 無法確保記憶長存。由於這種需要定時刷新的特 性，因此被稱為「動態」記憶體。相對來說’「靜態」 隨機存取記憶體只要存入資料後，縱使不刷新也不 3 201030503 會遺失記憶。動態隨機存取記憶體與大部分的隨機 存取記憶體（RAM)—樣，由於存在DRAM中的資料 會在電力切斷以後立刻消失，因此它屬於一種揮發 性記憶體設備。 所知悉地，充電對於在該DRAM内數百萬顆具 電容性之電子元件（capacitive component)亦是重要 地’所以’對於DRAM處於電源啟動期間 (power-on ’亦代表一外部電壓對該等電子元件進行 充電）’在該DRAM内數百萬顆具電容性之電子元 件所需的電壓會從0伏電壓值（代表未充電時）同步 地拉升至一預定的電壓值（如13伏特），這時，該

DRAM會消耗電流，如第1圖所示，此圖為該DRAM 於電源啟動期間，一外部電壓與該dram消耗電流 的波形圖。需了解地，在這電壓_電流之波形圖中， 於DRAM電流的變化量之最高數值稱之為尖峰電 流（peak current) ° 不幸地，當該DRAM存有尖峰電流現象，若此 一尖峰電流的數值超過系統所預設的最大負荷電流 的數值時，會導致該系統開機失敗。因此，針對此 一缺失，目前已有一種用來減少尖峰電流之電源啟 動電路（power-on) 〇 如第2圖所示，此圖為根據習知尖锋電流缺陋 所提出的電源啟動電路。此一電源啟動電路之技術 特徵在於依序地對該DRam内的該等電子元件進 201030503 行開/關動作以減少尖峰電流。而由第2圖中可知， 該電源啟動電路2包含一外部電壓電源偵測器 2l(Vext power-on detector)、一内部電壓電源偵測器 22(Vint power-on detector)、一 電壓控制電路（Vpp control circuit)23及用於拉升電壓值之複數個電泵 24 (pump)，於本實施例以4個電泵為例，以下為習 知DRAM於快速啟動（fast power-on)時運作說明。 於一外部電壓A施至該外部電壓電源偵測器21 期間’若該外部電壓A超過其内所設定的一第一臨 界電壓時（假設為IV時），則該外部電壓電源偵測器 21產生具高邏輯狀態（logical H)之一第一控制信號 inite_n，而與該外部電壓電源偵測器21電性地耦接 的該内部電壓電源偵測器22(其内所設定的一第二 臨界電壓設為IV)接收來自該外部電壓電源偵測器 21之具高邏輯狀態（1〇gical H)之該第一控制信號 inite一η ’此時該内部電壓電源偵測器22則產生代表 内部電路能運作的具高邏輯狀態之一第二控制信號 on_vint ’需注意地，該第一控制信號inite_n呈高邏 輯狀態的時間與該第二控制信號〇n_vint呈高邏輯 狀態的時間會相差一預定延遲時間（約略為lus)。持 續地’與該内部電壓電源偵測器22電性地耦接的該 電壓控制電路23係接收來自該内部電壓電源偵測 器22之具高邏輯狀態之該第二控制信號on_vint後 產生一致能信號run_vpp。 201030503 - 於DRAM快速啟動期間，來自該電壓控制電路 . 23之該致能信號run_vpp被拉升至高邏輯狀態時， 會導致在該電源啟動電路2内該等電泵皆呈打開狀 態（turn on)。仍需了解地’與該電壓控制電路23電 性地耦接的該等電泵為一種具切換電子裝置 (switching device) ’ 係使用多個電容器（capacit〇r)來 儲電此以產生 較局的電壓源（voltage power source)。換言之’當一外部電壓低於在dRAm内部 φ 電子裝置所需的電壓情況時，為了產生在DRAM内 其餘電子裝置所需的一較高的電壓時，於初始時期 (first stage)，該等電容器係跨接（c〇nnect acr〇ss) — 電壓以進行充電以使得電壓值自〇伏特拉升至一目 標值（target) 3伏特。接著，在最終時期（sec〇nd stage)，該等電容器被充電至該目標3伏特時，則斷 開（disconnect)該原充電電壓源。但不幸地，用來減 少尖峰電流之電源啟動電路仍會存有一不期望的尖 ©峰電流的數值。 承上所述’另存有一策略被用來解決在該電源 啟動電路内該等電i同步地呈打開狀態所產生之尖 峰電流的缺陋，其解決方式為，在DRAM於慢速啟 動（slow power-on)期間，該等電泵（以4個電泵為例） 内只打開-個電泵，剩餘3個電泵呈關閉狀態(turn off)’直到啟動期間後’則釋放㈣_)所剩餘3個 電粟。此一策略雖可減少在電源啟動電路内該等電 201030503 泵因同步地呈打開狀態所產生巨量的尖峰電流，但 根據美國電子工程設計發展聯合協會的標準規範 (Joint Electron Device Engineering Council » JEDEC) 對於DRAM半導體記憶元件，在一推薦初始化序列 (recommended initialization sequence，也稱為啟動 序列（POWERON-SEQUENCE))中所提及的-對於維 持穩態NOP輸入狀況最小時間區段為200以s。令人 理解地，在該電源啟動電路内的該等電泵進行充電 至啟動狀態所需的時間已超過此一最小時間區段為 200 // s的要求。 綜合上述所言，如能提出一種適用於記憶體< 電源管理電路，應是迫切需要地。 【發明内容】 本發明之一目的係提供一種適用於記憶體之電 源管理電路，用以解決如dram此類型的記憶體於 快速啟動時（以下以DRAM為實施說明），該等電栗 會存有巨量尖峰電流的缺陋，及DRAM於慢速啟動 期無法在JEDEC規定下維持穩態NOP輸入狀況最 小時間區段為200 // s的問題。特別地，本發明之技 術特徵在於’基於習知在該電源管理電路内複數個 電泵’係將該等電泵區分為複數個第一電泵及一至 少一第二電泵，且當DRAM於快速啟動期間，將該 至少一第二電粟呈開(turn 〇n)狀態，而當DRAM於慢 7 201030503 速啟動期間，則將該等第一電泵及該至少一第二電 系皆呈開狀態。 根據上述目的，本發明係提供一種適用於記憶體 之電源管理電路，該電源管理電路包含： 一第一外部電壓電源偵測器，設有一第一電壓 門檻值’當該第一外部電壓電源偵測器所接收之一 第一外部電壓大於該第一電壓門檻值時，該第一外 部電壓電源偵測器產生一第一控制信號； 一第二外部電壓電源偵測器，設有一第二電壓 門檻值，當該第二外部電壓電源偵測器所接收之一 第二外部電壓大於該第二電壓門檻值時，該第二外 部電壓電源偵測器產生一第二控制信號； 一第一内部電壓電源偵測器，耦接於該第一外 «Ρ電壓電源偵測器，用以依據該第一控制信號產生 一第三控制信號； σ 邏輯電路’为別轉接於該第二外部電展電源 偵測器及該第一内部電壓電源偵測器，用以分別接 收並處理該第二控制信號及該第三控制信號，以產 生一第一致能信號； 一電壓控制電路，分別耦接於該邏輯電路及該 第一内部電壓電源偵測器，用以依據該第三控制信 號而產生一第二致能信號； 複數個第一電泉，輕接於該邏輯電路，且該等 第一電泵依據該第一致能信號而進行開或關的/動 201030503 作；以及 至少一第二電泵’耦接於該電壓控制電路，且 該至少一第二電泵依據該第二致能信號而進行開或 關的動作。 根據上述目的，本發明另提供一種適用於記憶 體之電源管理電路，該電源管理電路包含： 〜

一第一外部電壓電源偵測器，設有一第一電壓 門檻值，當該第一外部電壓電源偵測器所接收之一 外部電壓大於該第一電壓門檻值’該第一外部電壓 電源偵測器產生一第一控制信號； 一第二外部電壓電源測器，設有一第二電壓門 檻值’當該第二外部電壓電源偵測器所接收之一第 =卜部電壓大於該第二電檻值時，該第二外部 電壓，源偵測器產生一第二控制信號； 延遲單兀，#接於該第一外部電壓 ;生，對該第一控制信號進行-預定時間延遲以 產生一第三控制信號； 遨輯電路 偵測e月$ 刀別耦接於該第二外部電壓電源 延遲單元’用以分別接收並處理該第二 ^齡號及該第三控制信號，以產生_第_㈣信 内部電壓電源偵測器’配置在該第 部電壓φ、E成， …A w命，配1在該第一外 第一控制遲卓70之間，.用以依據該 制以而產生-第四控制信號； 9 201030503 一電壓控制電路，耦接於該第一内部電壓電源 偵測器，用以依據該第四控制信號而產生一第二致 能信號； 複數個第一電泵，耦接於該邏輯電路，且該等 第一電泵依據該第一致能信號而進行開或關的動 作；以及 至少一第二電泵，耦接於該電壓控制電路，且 該至少一第二電泵依據該第二致能信號而進行開或 關的動作。 【實施方式】 以下詳細地討論目前較佳的實施例。然而應被 理解的是，本發明提供許多可適用的發明觀念，而 這些觀念能被體現於很寬廣多樣的特定具體背景 中。所討論的特定具體的實施例僅是說明使用本發 明的特定方式，而不會限制本發明的範圍。 基於針對習知如DRAM此類型的記憶體於快 速啟動期間會存有尖峰電流的缺陋，及慢速啟動期 間無法在JEDEC規定下維持穩態NOP輸入狀況之 最小時間區段為200// s存有取捨(trade off)問題， 特別地，本發明提出一種電源管理電路，首先，先 介紹以DRAM作為記憶體為實施說明，於DRAM於 快速啟動期間，該電源管理電路所進行之信號處理 的運作說明。 201030503 笫一實施例 請參閱第3圖，該圖為用於JDRAM之電源管理 電路圖’由第3圖可知，該電源管理電路3包含設 有一第一電壓門檻值之一第一外部電壓電源偵測器 3 1 (Vext power_on detector)、設有一第二電壓門檻值 之一第二外部電壓電源偵測器32、一第一内部電壓 電源偵測器33(Vint power-on detector)、一邏輯電路 φ 34(1〇gic circuit)、一 電壓控制電路 35(Vpp control circuit)、及用於拉升電壓值之複數個第一電泵36 與至少一第二電泵37,其中該第二電壓門檻值大於 該第一電壓門檻值。 DRAM於快速啟動期間（以100us以下），一第 一外部電壓A1及一第二外部電壓A2分別地施加相 同的電壓至該第一外部電壓電源偵測器31及該第 二外部電壓電源偵測器32，此時，該等電壓電源偵 ❿ 測器31及32自動地識別（identify)該等外部電壓值 是否超越該等電壓門檻值。所以，當該第一外部電 壓A1所施加一電壓值超越該第一電壓門檻值時， 則該第一外部電壓電源偵測器31產生一第一控制 仏號mite一η，同步地，當該第二外部電壓A2所施 加電壓值超越該第二電壓門檻值時，則該第二外部 電壓電源偵測器32產生一第二控制信號inite_n2， 而依據該第二電壓門檻值大於該第一電壓門檻值之 11 201030503 條件下’來自該第二外部電壓電源偵測器32之該第 二控制。信號inite』2自低邏輯狀態（iogical low，視 為邏輯值“0”）被拉升至高邏輯狀態（logical hlgh’視為邏輯值“1”）的時間會晚於來自該第一 外部電壓電源偵測器31之該第-控制信號inite_n 自低邏輯狀態被拉升至高邏輯狀態的時間。

^承上，请參閱第4圖，其係該電源管理電路所 ，行之夕個仏號處理的波形示意圖，先需了解地， ^該第;外部電壓電源偵測器31產生一第一控制 =號unte一n，同步地，當該第二外部電壓電源偵測 器32產生一第二控制信號inite一η2時，來自該第一 ^部電壓電源偵測器31之該第—控制信號Lite η 自低邏輯狀態被拉升至高邏輯狀態及來自該第二外 部電壓電源偵測器32之該第二控制信號ini、n2| 低邏輯狀態至被拉升高邏輯狀期間及的時間至 T4(以毫秒為單位））。 請一併參閱第3圖及第4圖，首先，於打時 間，具邏輯值0之該第二控制錢細―η2會被輸 第二外部電壓電源偵測器32電性麴接的 該邏軏電路34之一第一輸入端s。 同步地’纟自該第-外部電壓電源偵測器3ι ^第-控制錢inite_n自低邏輯狀態至被 而邏輯狀期間，首先，於T1時間，具邏輯值〇之 該第-控制信號ini、n會被輸入至與該第一外部 12 201030503 電壓電源偵測器31電性耦接的該第一内部電壓電 源偵測器33，需說明地，因具邏輯值0之該第一控 制信號inite_n對該第一内部電壓電源偵測器33不 為一高邏輯狀態，所以該第一内部電壓電源偵測器 33產生具邏輯值0之一第三控制信號on_vint，且 由該第一内部電壓電源偵測器33所產生的該第三 控制信號〇n_vint分別地被輸入至該邏輯電路34之 一第二輸入端R及該電壓控制電路35。此時，該電 壓控制電路35依據該第三控制信號on_vint為低邏 輯狀態而產生具邏輯值0之一第二致能信號 nm_vpp2 ° 對於已接收來自該第二外部電壓電源偵測器 32之該第二控制信號inite_n2(邏輯值為0)及來自該 第一内部電壓電源偵測器33之該第三控制信號 on_vint(邏輯值為0)的該邏輯電路34包含一閂鎖 (latch)元件341及與該閂鎖元件電性連接的多個邏 輯閘（logic gate)，如第5圖所示，此圖係繪示該邏 輯電路之詳細電路說明。其中該閂鎖元件341為一 SR閂鎖或亞NAND閂鎖之一者，本實施例以盈 NAND閂鎖為代表例，及多個邏輯閘係包含一反相 器342 (NOT gate)、與該反相器342電性耦接的一 或閘343(OR gate)及與該或閘343電性耦接的一及 閘 344(AND gate)。 為人所熟知地，基於典型的SR閂鎖之電路架 13 201030503 構’茲NAND 閂鎖 341以一對交叉耦合 (cross-coupled)電性連接的一第一 NAND 3411 及 一第二NAND 3412而被建構，其中該茲NAND 閂鎖341所儲存的位元以標示Q及g為二輸出端。 對於該第一 NAND 3411之該第一輸入端S接 收具邏輯值0之該第一控制信號inite_n進行一 NAND運算而在該第一 NAND 3411之該輸出端Q 輸出邏輯值1，同時，經由該第二NAND 3412之 該第二輸入端R接收具邏輯值〇之該第三控制信 號on_vint及具邏輯值1之輸出端Q透過該對交叉 耦合電路而被輸入至該第二NAND 3412之一輸入 端進行一 NAND運算而在該第二NAND 3412之該 輸出端5輸出邏輯值1，當該第二NAND 3412之該 輸出端δ邏輯值1時，經該反相器342進行一次斥 運算得Α端邏輯值0，持讀地，Α端邏輯值0與具 邏輯值0之一供給電壓穩定信號pwron分別地被輸 入至該或閘343進行一或運算得B端邏輯值0,接 著，具邏輯值0之該第二致能信號run_vpp_2與B 端邏輯值0分別地被輸入至該及閘344以進行一及 運算使得該及閘輸出具邏輯值〇之一第一致能信 號 run—νρρ ° 最終，由該邏輯電路34所輸出具邏輯值0之 該第一致能信號run_vpp會導致該等第一電泉36 呈關閉狀態，而由該電壓控制電路35產生具邏輯 14 201030503 值〇之該第二致能信號run_vpp2會導致該至少一 第一電泉3 7呈關閉狀態。 依此電路的運作下’ DRAM於快速啟動期間 T2至T4時間，其每一信號的邏輯值列於表^，且 該等第一電泵36依據該邏輯電路34所產生的該第 一致能信號nm_vpP之邏輯狀態進行開/關的動作 及該至少一第二電粟37依據該電壓控制電路35 所產生的該第二致能信號run 一 νρρ2之邏輯狀態進 行開/關的動作。 dram於快速啟動期間（以1 〇〇us以下為例） _- 表1 Time inite 一 n inite_n2 on^vint Q Q A B run-vpp T1 0 0 0 1 1 0 0 0 0 〇 T2 1 0 0 1 1 0 0 0 0 〇 T3 1 1 0 0 1 0 0 0 0 〇 T4 1 1 1 0 1 0 0 0 1 0 參 由表1可知，於T4之後，該至少一第二電泵 37依據該電壓控制電路35所產生的該第二致能信 號run_vpp2之高邏輯狀態呈開的動作，而該等第一 電果36依據該邏輯電路34所產生的該第一致能信 號nm_vpp之低邏輯狀態進行關的動作。 基於第3圖DRAM之電源管理電路之電路架 構’及第5圖所描述在電源管理電路内該邏輯電路 34對該等信號進行資㈣鎖及多次邏輯運算處 15 201030503 理，並搭配如第6圖所繪示該電源管理電路所進行 之多個信號處理的波形示意圖（DRAM在慢速啟動 期間（以1 OOus以上為例））。

於該等圖示可知，DRAM於慢速啟動期間τ 1 至T4時間’其每一信號的邏輯值列於表2，且該等 第一電泵36依據該邏輯電路34所產生的該第一致 能信號run_vpp之邏輯狀態進行開/關的動作及該至 少一第二電泵37依據該電壓控制電路35所產生的 該第二致能信號run一vpp_2之邏輯狀態進行開/關的 動作。 DRAM於慢速啟動期間（以1〇〇此以上為例） _ 表2

-----丨 1 1」〇 由表2可知’於T3之後，該至少一第二電果 37依據該電壓控制電路35所產生的該第二致能^ 號run一vpp2之高邏輯狀態呈開的動作，而該等$二 電泵36依據該邏輯電路34所產生的該第一致％广 號run一vpp之高邏輯狀態呈開的動作。 ° 而對於第4圖中該電源管理電路所進行之多個 信號處理的波形示意圖（DRAM於快速啟動期間）， 201030503 .冑了解地’由該第二外部電壓電源偵測器32所產生 •之具高邏輯狀態（1〇gical H)之該第二控制信號 心』2之時間，早於由該第一内部電壓電源债測 器33所產生之具高邏輯狀態之該第三控制信號 on vint之時間〇 及第6圖中該電源管理電路所進行之多個信號 處理的波形示意圖（DRAM於慢速啟動期間），由該 第内電壓電源镇測g 33所產生之具高邏輯狀 • 態之該第二控制信號on-vint之時間，早於由該第 一外部電壓電源偵測器32所產生之具高邏輯狀態 之該第一控制信號inite_n2之時間。 第二實施例 基於前述用於動態隨機存取記憶體（DRAM)之 電源官理電路’本發明亦提出另一種電源管理電 路，如第7圖所示，其電路說明如下所示。該電源 管理電路7包含:設有一第一電壓門檻值之一第一外 參 邛電壓電源俄測器71(Vext power-on detector)、設有 一第二電壓門檻值之一第二外部電壓電源偵測器 72 延遲單元73、一邏輯電路74 (logic circuit)、 第内電廢電源偵測器75(Vint power-on detector)、一 電壓控制電路 76(Vpp control circuit) 及用於拉升電壓值之複數個第一電泵77與至少一 第二電泵78 ’其中該第二電壓門檻值大於該第一電 壓門檻值。 17 201030503 . 承上，DRAM於快速啟動期間（以l〇〇us以下）， 一第一外部電壓A1及一第二外部電壓A2分別地施 加相同的電壓至該第一外部電壓電源偵測器71及 該第二外部電壓電源偵測器72，此時，該等電壓電 源偵測器71及72自動地識別（identify)該等外部電 壓值是否超越該等電壓門檻值。所以，當該第一外 部電壓A1所施加一電壓值超越該第一電壓門檻值 時，則該第一外部電壓電源偵測器71產生一第一控 φ 制信號inite_n，同步地，當該第二外部電壓所施加 電壓值超越該第二電壓門檻值時，則該第二外部電 壓電源偵測器72產生一第二控制信號inite_n2，而 依據該第二電壓門檻值大於該第一電壓門檻值之條 件下，來自該第二外部電壓電源偵測器72之該第二 控制信號inite一n2自低邏輯狀態（logical 1〇w，視為 邏輯值0”）被拉升至高邏輯狀態（l〇gicai high ,視 為邏輯值“Γ )的時間，會晚於來自該第一外部電 參 壓電源偵測器之該第一控制信號inite_n自低邏輯 狀態被拉升至高邏輯狀態的時間。 基於前述的電路設計，不變地，在該電源管理 電路7内的該邏輯電路74亦包含一閃鎖（latch)元件 741及與該閃鎖元件741電性連接的多個邏輯閉 (logic gate) ’如第8圖所示，其中該問鎖元件％ ^ 一 SR閃鎖或裔NAND閃鎖之一者，本實 盈NAND閃鎖741為代表例，及多個邏輯問係包 201030503 含一反相器742(NOT gate)、與該反相器742電性輕 接的一或閘743(OR gate)及與該或閘電743性耦接 的一及閘 744(AND gate)。 承上，如第9圖所示，此圖為該電源管理電路 所進行之多個信號處理的波形示意圖（在DRAM於 快速啟動期間（以lOOus以下）)並且請一併參閱第8 圖。首先，於T1時間，具邏輯值0之該第二控制 信號inite_n2會被輸入至與該第二外部電壓電源偵 測器72電性耦接的該豆NAND閂鎖741之一第一 NAND 7411之一第一輸入端S，並在該第一 NAND 7411之一輸出端Q輸出邏輯值1並透過該對交叉耦 合電路而被輸入至該第二NAND 7412之一輸入端。 同步地，具邏輯值0之該第一控制信號inite_n 會分別地被輸入該延遲單元73及該第一内部電壓 電源偵測器75，在本實施例中，對於該延遲單元73 較佳地選擇為如一及閘（AND)、一或閘（OR)、一反 閘（NOT)、一 反及閘（NAND)、一 反或閘（NOR)、一 互斥或閘（XOR)或一互斥反或閘（XNOR)此類型的 邏輯閘。主要地，該延遲單元73係將來自該第一外 部電壓電源偵測器71所產生該第一控制信號 inite_n進行一預定的時間延遲（gate delay)以產生具 邏輯值0之一第三控制信號inite_n3並輸入至該盈 NAND閂鎖741之一第二NAND7412之一第二輸 入端R。 201030503 • 此時，該第二NAND 7412之二輸入端係分別地 . 接收具邏輯值0之該第三控制信號inite_n3及具邏 輯值1之Q以進行一 NAND運算而在該第二NAND 7412之該輸出端g輸出邏輯值1，當該第二NAND 7412之該輸出端g邏輯值1時，經該反相器742進 行一次斥運算得Α端邏輯值0，持續地，Α端邏輯 值〇與具邏輯值〇之一供給電壓穩定信號pwron分 別地被輸入至該或閘743進行一或運算得B端邏輯 • 值0。 . 再者，於T1時間，具邏輯值0之該第一控制信 號inite_n會被輸入至與該第一外部電壓電源偵測 器71電性耦接的該第一内部電壓電源偵測器75， 需說明地，因具邏輯值0之該第一控制信號對該第 一内部電壓電源偵測器75不為一高邏輯狀態，所以 該第一内部電壓電源偵測器75產生具邏輯值0之一 第四控制信號on_vint。此時，該電壓控制電路76 φ 依據該第四控制信號〇n_vint為低邏輯狀態而產生 具邏輯值0之一第二致能信號run_vpp2。接著，具 邏輯值0之該第二致能信號run_vpp2與B端邏輯值 〇分別地被輸入至該及閘744以進行一及運算使得 該及閘744輸出具邏輯值0之一第一致能信號 run_vpp ° 最終，由該邏輯電路74所輸出具邏輯值0之該 第一致能信號run_vpp會導致該等第一電泵77呈關 201030503 . 閉狀態，而由該電壓控制電路76產生且邏起μ . 之He ΠΠ1—vpp2會導致該至少 電泵78呈關閉狀態。 第二 而基於第7圖DRAM之電源管理電路7 架構及第8圖所描述在電源管理電路7内該 路 路74對該等信號進行資料閃鎖及多次邏^ ^ 理，並搭配如第9圖所繪示該電源管理電路所 之多個信號處理的波形示意圖。 仃 . 承上，DRAM於快速啟動期間T2至T5時間， 其母一 k號的邏輯值列於表3，且該等第一電泵77 依據該邏輯電路74所產生的該第一致能信號 run—vpp之邏輯狀態進行開/關的動作及該至少一第 二電泵78依據該電壓控制電路76所產生的該第二 致能信號run_vpp2之邏輯狀態進行開/關的動作。 DRAM於快速啟動期間（以1 〇〇us以下為例） 表3

Time inite^n inite_n2 Inite_n3 on_vint Q Q A B run-vpp run-vpp2 pwron T1 0 0 0 0 1 1 0 0 0 0 0 T2 1 0 0 0 1 1 0 0 0 0 0 T3 1 1 0 0 0 1 0 0 0 0 0 T4 1 1 1 0 0 1 0 0 0 0 0 T5 1 1 1 1 0 1 0 0 0 1 0 由表3可知，於T5之後，該至少一第二電泵 78依據該電壓控制電路76所產生的具高邏輯狀態 21 201030503 ί : J :7致能信號run-vpp2呈開的動作，而該等第 之該第—致能” Γ所產生具低邏輯狀態 双此彳。琥run一vpp呈閉的動作。 之電=構St7圖用於_之電源管理電路 转㈣Γ 4及第圖所描述在電源管理電路内該邏 理廿對該等信號進行資料_及多次邏輯運算處 理，並搭配如第10圖所緣示該電源管理電路所進3 之多個信號處理的波形示意圖。

依此電路的運作下，DRAM於慢速啟動期間T1 至T5時間’其每一信號的邏輯值列於表4，且該等 ，一電泵77依據該邏輯電路74所產生的該第一致 能信號run-vpp之邏輯狀態進行開/關的動作及該至 少一第二電栗78依據該電壓控制電路76所產生的 該第二致能信號run—vpp2之邏輯狀態進行開/關的 動作。 DRAM於慢速啟動期間（以i〇〇usa上為例） 參_________表 4

Time Inite_n inite_n2 inite_n3 on—vint Q Q A B run-vpp run-vpp2 pwron T1 0 0 0 0 1 1 0 0 0 0 0 T2 1 0 0 0 1 1 0 0 0 0 0 T3 1 0 1 0 1 0 1 1 0 0 0 T4 1 1 1 0 1 0 1 1 0 0 0 T5 1 1 1 1 1 0 1 1 1 1 0 22 201030503 由表4可知，於T5之後，該至少一第二電泵 78依據該電壓控制電路76所產生的具高邏輯狀態 之該第二致能信號run_vpp2呈開的動作，而該等第 一電泵77依據該邏輯電路74所產生具高邏輯狀態 之該第一致能信號run_vpp呈開的動作。 而對於第9圖中該電源管理電路所進行之多個 信號處理的波形示意圖（DRAM於快速啟動期間）， 需了解地，由該第二外部電壓電源偵測器72所產生 之具高邏輯狀態之該第二控制信號inite_n2之時 間，早於由該延遲單元73所產生之具高邏輯狀態之 該第三控制信號inite_n3之時間。 及第10圖中該電源管理電路所進行之多個信 號處理的波形示意圖（DRAM於慢速啟動期間），由 該延遲單元73所產生之具高邏輯狀態之該第三控 制信號inite_n3之時間，早於由該第二外部電壓電 源偵測器72所產生之具高邏輯狀態之該第二控制 信號inite_n2之時間。 結論 本發明之技術特徵在於，基於習知在該電源管理 電路内複數個電泵，特別地，將該等電泵區分為複 數個第一電泵及至少一第二電泵。當DRAM於快速 啟動期間（以lOOus以下為例），將該至少一第二電 泵呈開（turn on)狀態，而當該DRAM於慢速啟動期間 23 201030503 (以100us以上為例），則將該等第一電泵及該至少 一第二電泵皆呈開狀態。 本發明所提出的電源管理電路，並不限適用以動 態隨機存取記憶體及靜態隨機存取記憶體為例的揮 發性記憶體，如唯讀記憶體（Read-only memory， ROM)、可規化式唯讀記憶體 （Programmable read-only memory，PROM)、電可改寫唯讀記憶體 (Electrically alterable read only memory，EAROM) ' 可擦可規化式唯讀記憶體（Erasable programmable read only memory，EPROM)、可電擦可規化式唯讀 記憶體（Electrically erasable programmable read only memory，EEPROM)及快閃記憶體（Flash memory)此 類型的非揮發性記憶體皆可實現。 雖然本發明已以較佳實施例揭露如上，然其並非 用以限定本發明’任何熟習此技藝者，在不脫離本 發明之精神和範圍内，當可作各種更動與潤飾，因 此本發明之保護範圍當視後附之申請專利範圍所界 定者為準。 【圖式簡單說明】 第1圖··在DRAM内該等電子元件於電源啟動期間， 該等電子元件消耗電流的波形圖。 第2圖：習知電源啟動電路圖。 第3圖：本發明所提出用於DRAM之電源管理電路 24 201030503 圖。 第4圖：該電源管理電路所進行之夕 形示意圖（D R A Μ於快速啟動期間1個信號處理的波 第5圖：該邏輯電路之詳細電路說日月 第6圖：該電源管理電路所進叙“ 形示意圖（DRAM於慢速啟動期間）。°處處理的波 第7圖··用於DRAM之另一電源管理電 第8圖：該邏輯電路之詳細電路說明。

第9圖：該電源管理電路所進行^多個信 形示意圖（DRAM於快速啟動期間）。 理的波 第10圖：該電源管理電路所進行之多個 波形示意圖（DRAM於慢速啟動期間）。。銳處理的 【主要元件符號說明】 2電源啟動電路 21外部電壓電源偵測器 22内部電壓電源偵測器 23電壓控制電路 24電泵 A外部電壓 A1第一外部電壓 A2第二外部電壓 3電源管理電路 31第一外部電壓電源偵測器 25 201030503 32第二外部電壓電源憤測器 33第一内部電壓電源偵測器 34邏輯電路 341閂鎖（latch)元件

3411 第一 NAND 3412 第二 NAND 342斥閘 343或閘 344及閘 35電壓控制電路 36複數個第一電泵 37至少一第二電泵 71第一外部電壓電源偵測器 72第二外部電壓電源偵測器 73延遲單元 74邏輯電路 741閂鎖（latch)元件

7411 第一 NAND 7412 第二 NAND 742斥閘 743或閘 744及閘 75第一内部電壓電源偵測器 76電壓控制電路 26 201030503 77複數個第一電泵 78至少一第二電泵

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Claims (1)

1. 201030503 六、申請專利範圍： 1.一種適用於記憶體之電源管理電路，該電源 電路包含： ’ 一第一外部電壓電源偵測器，設有一第一電壓 門檻值，當該第一外部電壓電源偵測器所接收之一 第一外部電壓大於該第一電壓門檻值時，該第一外 部電壓電源偵測器產生一第一控制信號； 一第二外部電壓電源偵測器，設有一第二電壓 門檻值，當該第二外部電壓電源偵測器所接收之一 第二外部電壓大於該第2電壓門檻值時，該第二外 部電壓電源偵測器產生一第二控制信號； 一第一内部電壓電源偵測器，耦接於該第一外 部：壓電源偵測器’用以依據該第一控制信號產生 —第三控制信號； -邏輯電路，分別耦接於該第二外部電魔電源 偵測器及該第一内部電壓電源偵測器，用以 收該第二控制信號及該第三控制信號 —致能信號； 玍弟 第接㈣邏輯電路及該 貞測器，用以依據該第三控制信 號而產生一第二致能信號； 複數個第一電泵，耦接於該 :::及⑽該第-致能信號而進=關:動等 28 201030503 •至少一第二電泵，耦接於該電壓控制電路，直 ， 該至少一第二電泵依據該第二致能信號而進行開戒 關的動作。 2·如申請專利範圍第1項所述之電源管理電路，其 中該第二電壓門檻值大於該第一電壓門檻值。 3.如申請專利範圍第1項所述之電源管二電路，其 中該邏輯電路包含一閂鎖（latch)元件及與該閂鎖元 件電性連接的多個邏輯閘。 ❿ 4.如申請專利範圍第3項所述之電源管理電路，其 中來自該邏輯電路之該第一致能信號係由該閂鎖元 件進行資料閃鎖後再經由該等邏輯閘進行多次邏輯 運鼻而產生。 5. 如申請專利範圍第3項所述之電源管理電路，其 中該門鎖元件為一 SR閃鎖或一现NAND閃鎖。 6. 如申請專利範圍第3項所述之電源管理電路，其 中該等邏輯閘包含一反閘（N〇T gate)、一或閘（〇r ❹ gate)及一及閘（AND gate)。 7♦如申請專利範圍第6項所述之電源管理電路，其 中該或閘之一輸入端接收一供給電壓穩定信號以進 行一或運算。 8.如申請專利範圍第1項所述之電源管理電路，其 中當該記憶體處於一快速電源啟動（fast power 〇n) 期間時’由該第二外部電壓電源偵測器所產生之具 阿邏輯狀態（logical H)之該第二控制信號之時間早 29 201030503 . 於由該第一内部電壓電源偵測器所產生之具高邏輯 ' 狀態之該第三控制信號之時間。 .如申明專利辄圍第1項所述之電源管理電路，其 中當該記憶體處於一低速電源啟動（slow power on) 巧間時’由該第一内部電壓電源偵測器所產生之具 N邏輯狀態之該第三控制信號之時間早於由該第二 外部電壓電源偵測器所產生之具高邏輯狀態之該第 二控制信號之時間。 • 1G.—種適用於記憶體之電源管理電路，該電源管理 電路包含： -一第一外部電壓電源偵測器，設有一第一電壓 ^檻值’當該第-外部電壓電源侧器所接收之一 外部電壓大於該第—電壓⑽值，該第—卜部電壓 電源偵測器產生一第一控制信號； 一第二外部電壓電源偵測器，設有一第二電壓 2檻值’當該第二外部電壓電源侧器所接收之一 i外。P電壓大於該第二電壓門檻值時，該第二外 ”測器產生一第二控制信號； 延遲單70，耦接於該第一外部電壓電源偵測 2用以對該第-控制信號進行—預定時間延遲以 產生一第三控制信號； 邏輯電路，分別耦接於該第二外部電壓電源 測器及該延遲單元，用以分別接收該第 二控制信 '該第_控紹§號，以產生_第_致能信號； 30 201030503 • 一第一内部電壓電源4貞測器，配置在該第一外 . 部電壓電源偵測器及該延遲單元之間，用以依掾該 第一控制信號而產生一第四控制信號·， 一電壓控制電路，耦接於該第一内部電壓電源 偵測器，用以依據該第四控制信號而產生一第二致 能信號； 複數個第一電泵，耦接於該邏輯電路，且該等 第一電泵依據該第一致能信號而進行開或關的動 • 作；以及 至少一第二電泵，耦接於該電壓控制電路，且 該至少一第二電泵依據該第二致能信號而進行開或 關的動作。 11·如申請專利範圍第10項所述之電源管理電路， 其中該第二電壓門檻值大於該第一電壓門檻值。 12.如申請專利範圍第10項所述之電源管理電路， 其中該延遲單元為一邏輯閘。 • 13.如申請專利範圍第10項所述之電源管理電路， 其中該邏輯電路包含一閂鎖元件及與該閂鎖元件電 性連接的多個邏輯閘。 14·如申請專利範圍第13項所述之電源管理電路， 其中來自該邏輯電路之該第一致能信號係由該閃鎖 =件進行資料閂鎖後再經由該等邏輯閘進行多次邏 輯運算而產生。 15·如申請專利範圍第13項所述之電源管理電路， 31 201030503 門鎖凡件為一 SR閃鎖或—寂NAND閂鎖。 16亨申請專利範圍第"項所述之電源管理電路， -中該等邏輯閘包含一反閘、—或閘及一及閘。 c請專利範圍第16項所述之電源管理電路， 二該或間之-輸人端接收—供給電壓穩定信號以 進行一或運算。 18:申請專利範圍第1〇項所述之電源管理電路， /當該記憶體處於-快速電源啟動期間時，由該 ::外：電壓電糊器所產生之具高邏輯狀態之 一控制㈣之時間早於由該延遲單元所產生之 /、向邏輯狀態之該第三控制信號之時間。 二：申請專利範圍第10項所述之電源管理電路， 二：當該記憶體處於一低速電源啟動期間時，由該 延遲單元所產生之罝高邏錄狀離 之碎門旦輯態該第三控制信號 時間早於由該第二外部電壓電源偵測器所產 具尚邏輯狀態之該第二控制信號之時間。 32