TW200934332A - Circuit module and manufacturing method thereof - Google Patents

Circuit module and manufacturing method thereof

Info

Publication number
TW200934332A
TW200934332A TW097144196A TW97144196A TW200934332A TW 200934332 A TW200934332 A TW 200934332A TW 097144196 A TW097144196 A TW 097144196A TW 97144196 A TW97144196 A TW 97144196A TW 200934332 A TW200934332 A TW 200934332A
Authority
TW
Taiwan
Prior art keywords
circuit module
terminal
external connection
substrate
connection terminal
Prior art date
Application number
TW097144196A
Other languages
English (en)
Inventor
Setsuya Adachi
Original Assignee
Mitsumi Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsumi Electric Co Ltd filed Critical Mitsumi Electric Co Ltd
Publication of TW200934332A publication Critical patent/TW200934332A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48228—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad being disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Non-Metallic Protective Coatings For Printed Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Description

200934332 六、發明說明： 【發明所屬之技術領域】 本發明係有關具有所謂晶片直接封裝(COB)結構的電路模組及 其製造方法 【先前技術】 ❹ 迄今為止，在保護作為攜帶（行動）裝置的電源所使用之電池 的電池保護電路模組等之要求小型化的電路模組中、使用了具有所 謂晶片直接封裝（chip onboard，COB)結構的印刷基板。所項c〇B f t ί在印刷基板上直接安裝1C、FET等的裸晶片並以線焊接與 =ϊΐίίίΐ案連接後、用樹脂來密封的結構。藉由採用C0B 、-•吉構，可實現電路模組的小型化、薄型化。 中，Γοίίίΐί有 結構的電路模組的剖面圖。在圖22 晶片，15a是焊接線，16是膏狀Ϊ錫。 曰曰片零件，18 =外部連接用端子，19是樹脂。 疋 U，ί 113上形成了配線圖案 稱為糊編部分（以下 定劑14固定IC^ 部的阻焊層13。在阻焊層13上利用固 焊墊連接。晶片零^7和外，，^^步驟利用焊接線⑸與對應的 應的=上印刷的膏狀焊锡卜8朗焊步驟利用在對 子18配置的晶片零件17 於外部連接用端 L2表示外部連接用端 ^^裝零件的間隔。L1例如約為！ 5_ 用端子18的部分的間隔、脂19的最接近於外部連接 圖23是例示在集人^ 約為0.5腿。 ”口 土板上形成具有習知c〇B結構的電路模組 3 200934332 中分割集合基板的位置。此外隼=表示在後面的步驟 藉=在姊B處_成 ===卜的安裝零件，:部=端子= 圖：4圖r關 ❹ ❹ 省略其說明。圖24〜圖27是沿在圖23所示的g美號’ ί H形成配線圖案12的沒有形成阻焊二3的焊墊:八 中、利用焊接線15a連接在阻焊層13上利用因— 邛刀 裸^片15,利用在焊墊部*中印刷的膏狀谭锡的曰〒 ί；Γ^ 18 ° ^ ^ ^ 19 ^,^21 25 驟中利用樹脂19密封的晶片零件17等的安J 炎面的步 的外部連接用端子18之間。其次，在^脂i9曝露 2矣1在移動，從遮罩2〇的上側印刷樹脂el:，Si? 表不的步驟中，取下遮罩20和到板2卜 在圖27 =㈣固化前的樹脂19的最接近於外部連翻 圖27中表示的步驟之後，加熱圖27中表示 19固化，再者，藉由在Α和未圖示的β部分割集合^ 樹脂 22中表示的電路模組1〇 (例如，參照專利文獻^ = 造圖 的步驟後到樹脂19固化為止之間，由於固化前的樹脂19在^7 4 200934332 • 接用端子18輿，故在圖22中表示的電路模組10中，外部連 分的間的樹脂19的最接近於外部連接用端子18的部 • 部連接用端子18 用端子18與固化前的樹脂19的最接近於外 的部分的間隔L3 (參照圖27)窄。 p文獻1】特開2〇〇4·3〇4〇19號公報 必要在^樹C〇B結構的電路模組的製造步驟中，由於有 的外部連接用曰端子等的安裝零件與從樹脂19曝露 ©的ί?等，必的安裝時的位置偏移、上述的固化前的樹脂19 配置的曰>{ ί連接用端子18與最接近於外部連接用端子18 lit 的安鮮相間隔U奴為紐地大的值， 曰有妨礙COB、结構的電路模組小型化的問題。 【發明内容】 小：^的在於提供具有可實現 侧為的了Λ至！if目目的士’本發明第1方面是一種電路模組⑽、獨、 電子零件1在基板（110)上安裝包含裸晶片（150)的 ❹上述電子零件（150和170)電連接的 ~ 特徵在於，具有下述it在上 的=電 300 與ί發明第1方面有關的電路模組⑽、 300、40G)的製造綠，其特徵在於：上述曝露（哪贿e)步驟藉 由除去上述密封劑(19。)的一部分使上述外;)『藉 的上面部（180a)曝露（exposure)。 以接用竭于〔’ 5 200934332 300 與^明第1方面有關的電路模組（100、 由切斷上述㈣Ϊ⑽)其和轉露（―）步驟藉 部連接用端子⑽子使上述外 本發明第4方面是與本發明第i Ιΐ^ (ΐ8°) » 300、t〇m 與ί發明第4方面有關的電路模組⑽、 ❹ ❹ 部分和上述被覆材料（310)使上述外部連接用 鈿子（180)的上面部（18〇a)曝露。 ⑽本=第本發明第4或第5方面有關的電路模組 是膠帶。 、造方法，其特徵在於··上述被覆材料（310) 把曰月第方面是一種電路模組000、300、彻），具有在美 上ϋ雷子包含裸晶片⑽）的電子零件⑽和^0)和^ 和17G)電連接的外部連接用端子⑽）並用 特徵在於.田密圭υ上述電子零件（150和17〇)的c〇b結構，其 從i述^述密封劑（19G)密封上述外部連接用端子（18〇)? ii劑（i9G)只曝露上料部連接用端子⑽）的-部分。 的，ίϋ述括弧内的參照符號是為了使理解變得容易而附加 的不過疋一例，並非被圖示的方式所限定。 及其ίϊίϊ明，可提供具有可實現小型化的咖結構的電路模組 【實施方式】 τι參照附圖，進行用於實施本發明的最佳的方式的說明。 I第1實施方式） 圖1是例示具有與本發明第1實施方式有關的COB結構的電路 200934332 二,圖1中，100是電路模組，_是基板，120是配 2 曰f且焊層’140是固定劑，150是1c裸晶月是谭 ίί :=疋查=谭錫，170是晶片零件，180是外部連接用端子， 軒社峰隱是密侧，隱是密封劑咖 被研磨（+切割）而成為降低一層的形狀的部分。 nn 的電路模組1〇0巾，在基板110a上形成了配線圖案 下猶為m案目120上形成了在與所安裝的零件電連接的部分（以 ^ τ中具有開口部的阻烊層130。利用固定劑140在阻焊層 Ο ❹
禊曰w 2 晶片150。利用焊接線1503經線谭接步驟將IC 對應的焊藝進行了電連接。晶片零件17〇和外部連接 谭步驟利用在對應的焊塾上印刷的膏狀谭錫160進 弋京19〇aJX曝露外部連接用端子180的上面部180a的方 式捃封了 1C稞晶片150等。 180 ίϋ4曰表外部連接用端子180與最接近於外部連接用端子 〇 2 片零件m等的安裝零件的間隔。以例如約為 .5=，，在，22中表示的具有f知Cqb結構的電路模㈣ H in 此外，在圖1表示的電路模組1⑻中，密封劑 形狀外邻分被研磨（半切割），190b的部分成為降低一層的 :用端子180的上面部驗從密封齊J 19〇曝露。 的COB 合基板上形成具有與本發明第1實施方式有關 a、矣-Λ號其明。在圖2中，110是集合基板，A、 ^是位面的步驟中分割集合基板110的分割位置，A和 是的最外側的分割位置。此外，集合基板110 ίΐίϊ:藉由在A、a、B和b部處分割而成為基板110 絲猶細期23巾麵麟視圖比較， 部的安裝心，劑、19Ga密封了包含外部連接用端子180的全 、，，、有外部連接用端子180的上面部i8〇a從密封劑 200934332 190a曝露。 圖3〜圖12是例示具有與本發明第1實施方式有關的⑶㈣ 的電路模組的製造步驟的圖^在圖3〜圖12中，關於與圖丨 零件，附以同二符號，省略其說明。圖3〜圖12是在圖2所示的集合 基板no上形成的具有與本發明第i實施方式有關的c〇B結; 路模組100的沿C-C線的剖面圖。再者，在圖3〜圖12中， 與A部之間存在4個電路模組1〇〇，但為了方便起見，只圖示^ 來說明。 ❹ ❹ 首先，在圖3表示的步驟中，準備集合基板11〇，該集合基板 成了規定的配線圖案12〇、及阻焊層13〇，該阻焊層13〇係 的步驟中安裝在配線圖案12G上的零件電連接的焊墊部分上、具有開 口部’在與在後_步财安裝晶片零件17()和外部連制端子⑽ 的位置對應的焊墊部分上印刷膏狀焊錫16〇。作為集合基板ιι〇 如可使用玻璃環氧基板等。集合基板11〇的厚度，例如可定為 。作為配線圖案120，可使用CU等。作為配線圖案 的^又，例如可定為35μηι。也可對各焊墊部分進行錢Au等。 其次，在圖4表示的步驟中，在印刷了膏狀焊錫16〇 =用規定的安裝機安裝晶片零件m和外部連接用端子啊安裝步 ί 件170例如是晶片電阻、晶片電容器、晶片熱敏電阻 ^外4連接用端子180例如可使用Ni等。將安裝了晶片零件17〇 ^部連制軒18G _ 4巾表示賴麵置人規定的辦爐 狀焊錫160電連接各焊塾部分與與各焊墊部分對應的晶 片零件170和外部連接用端子180的焊接點部分。 其次，在圖5表示的步驟中，在與後面的步驟中安裝IC裸晶片 ⑼的位置對應的阻焊層13〇上塗佈固定齊U4〇。作為固定劑14〇， =可使用％氧樹脂等的熱固化性樹脂等。其次，在圖6表示的步 H \在固定劑140上利用規定的安裝機安裝IC裸晶片15〇 (安裝 f驟2)。在安裝後’使用烘箱將固定劑140固化。其次，在圖7表 不的步驟中’進行線焊接，用焊接線⑼續冗裸晶片⑼麟應 8 200934332 的谭，部分電連接。作為焊接線ls〇 其次，在圖8表示的步驟中，在安AU引線等。 i S, m之間沒有必要安裝遮罩勘，可使 於外部連期端子_置_零件 T子1與m 變窄，可實現具有咖結構的電路模組的小型化女裝零件的間1WL4 如可使用環氧樹脂等的熱固化性樹脂樹^為=齊=，例 tmtt" HtT^210^ 190^^ ，在圖表示的步驟中，使用切割器、切片器研磨（半 =8〇a曝露（曝露步驟）。再者，密封劑·a是研磨（半 ❹ =19〇而得到的。此外’ H1表示從集合基板11〇的最下面到外部 連接用端子180的上面部180a的高度。 其次，在圖12表示的步驟中，藉由使用切割器、切片器22 A #未圖示的a、B和b部處分難合基板⑽，製造 =具有與本發明第丨實施方式有_ c〇B結構㈣路模組1〇〇表 再者’希望在無塵清潔室中進行圖6至圖财表示的製造步驛。 心這Ϊ，按照具有與本發明第1實施方式有關的C0B結構的電路 模▲的製造方法，由独覆蓋含有外料顧軒ls㈣全部零件 的方式來印刷密封劑190’在外部連接用端子18〇與最接近 接用端子180西己置的晶片零件170等的安裝零件之間因沒有必要安 ，遮罩200,故可使外部連接用端子18〇與最接近於外部連接用端子 18〇配置的晶片料m等的安裝零件賴隔w比具有習知c〇b 200934332 結構的電路模_製造方法中的L11，可實 小ΐί。此外，根據具有COB結構的電ΐ模^的^匕 ^圖23)，故可降低電路模組（基板分割後）的ίί，ΐ2·ί| COB結構的電路模組的低成本化。 、 、 接用結構的電路模組的製造方法中，外部連 $〇 卜部連接⑽子18G進行錫焊的膏狀焊錫 的夏或潤濕性等而產生偏差，但按照具有與本 ❹ 模組的製造方法，由於在研磨（半切冑> 的jSi ，部的密封劑19G時削去外部連接用端子180 焊錫°160在^ L故容易使包含集合基板110、配線圖案120、膏狀 面到外邻用端子180的總厚、即從集合基板110的最下 卜^連接用端子18G的上面部驗的高度m為恒定。 C第2實施方式） 路模有與本發明第2實施方式有_ C0B結構的電 -的裳圖。在圖13表示的電路模組_中，關於與圖1為同 連=符號’省略其說明。與圖1不同的部分是外部 ^神_位於比覆蓋外部連翻端子18〇的周 的t t低的ί置。這是由於在研磨（半切割）密封劑_ 的被覆材H 被料料細軒⑽的上面部隐 構的110上形成與本發明的第2實施方式有關的⑽結 示的俯視圖細2是同樣的。此外，若與圖23中表 封了白人政相比，在下述特徵請求項也是同樣的：用密封劑190&密 曝露連接用端子18G的全部的安裝零件，從密封劑_只 路卜4連接用端子180的上面部180a。 的雷圖17是例示具有與本發明第2實施方式有關的C0B結構 造步驟的圖。在圖14〜圖17中，關於與圖1和圖13 、零件，附以同一符號，省略其說明。圖14〜圖Η與圖2同 200934332 樣’是在集合基板110上形成具有與本發明的第2實施方式有關的 COB結構的電路模組3〇〇的沿與圖2中的c_c線對應的部份的剖面 圖。再者，在圖14〜圖17中，在A部與A部之間存在4個電路模組 300 ’但為了方便起見，只圖示1個來說明。此外，關於具有與本發 明第2實施方式有關的COB結構的電路模組的製造步驟，只說明與 具有與本發明第1實施方式有關的COB結構的電路模組的製造步^ 不同的部分。 ❹ ❹ 首先，藉由進行與具有與本發明第i實施方式有關的c〇B結構 的電路模_製造步齡關3〜圖7巾表示的步_翻處理，形 絲的結構體。其次，在圖14表示的步驟中，用被覆材料 •3川破覆圖7中表示的結構體的外部連接用端子18〇的上面部18〇a Ϊί驟）°作為被覆材料310，例如可使用利用W(紫外線)照射 i ^肖失的uv膠帶或利用W照射使黏接力消失的W樹脂 ，朦帶，例如可使用T〇Y〇ATEC(商品名）的UHP1525M3 C總厚175μιη，黏接劑厚25μηι)等。 ㈣ϋ Ϊΐίΐ與具有與本發明第1實施方式有關的COB結構 Λ L步驟中的圖8〜圖10中表示的步驟同樣的處理，形 料31〇曝劑1f〇的_的部分，直到被覆材 可按約_的單位來t定)=ΐ译由於切割器、切片器的精度高， 況下，例 削去ΙΟΟμπι那樣的位置。所磨切割）被覆材抖310直到 利用uv (紫二)的覆材料310。在例如使用 製ϊίϊκ _咖結構的模組曰的 表示的本侧2實+施^ 200934332 這樣，按照具有與本發明第2實施方式有關的c〇B钍 法:於與具有與本發明第1實施方式有關的 構的電路模組的製造方法同樣地以覆蓋也包含外部連接用 的全部的零件的方式印刷密封劑190 ’因而無需在外部連接 =0與最接近於外部連接用端子180配置的晶片零件17〇等的安 ^之間安裝鮮2GG’故可餅部連_軒18〇與最接近於 接用端子180配置的晶片零件170等的安裝零件的間隔L4比 知的COB結構的電路模組的製造方法中的u窄，可 ❹ ❹ 電Ϊ模組的小型化。此外，根據具有C〇B結構的電路模組的 化’由於可使、能由一片集合基板製造的電路模組的數量增加 ^參照圖2和圖23)，故可降低電路模組（基板分割後）的 實現具有COB結構的電路模組的低成本化。 …再ί，按照具有與本發明第2實施方式有_ C〇B結構的電路 ϋΐϊΐΞ法’由於與具有與本發明的第1實施方式有關的COB 、、»，的電路模組的製造方法不同，用被覆材料31〇被覆了外部連接 18G的上面部斷，在研磨（半切割）密封劑19()時不研磨 端子180，故可防止外部連接用端子180的上面部_ 的變形磨損。 (第3實施方式） 圖18是例示具有與本發明第3實施方式有關的c〇B結構的電 路模組的剖面圖。在圖18表示的電路模組4〇〇中，關於與圖^為同 一的零件，附以同一符號，省略其說明。與圖〗不同的部分是外部 ，接用端子m的侧面部職從覆蓋外部連額端子⑽ 选封劑190曝露。這是由於，如後述那樣，在A部 190和外部連接用端子180進行了全切割。 沾例示在集合基板上形成具有與本發明第3實施方式有關 的COB…構的電路模組的俯視圖。在該圖中，關於與圖18 一 的零件，附以同一符號，省略其說明。在圖19中，11〇是集合基板， A、a、B和b表示在後面的步驟中分割集合基板n〇的分割位置，a 200934332 $ 是位於集合基板110的最外側的分割位置。此外，集合基板110 是在後述的製造步驟中藉由在A、a、B和b部處分割而成為基板110 a的基板’在集合基板11()上形成了多個（在該情況下，是45個） 電路模組400。 Ο ❹ 若將圖19中表示的俯視圖與圖2和圖23中表示的俯視圖相比， 兰特徵在於，外部連接用端子180 (也包含上面部180a)完全不從 岔封劑190曝露。在後面的步驟中，藉由在A部和a部處分割（全 集合基板11〇，外部連接用端子18〇的側面部18〇1)從覆蓋外 邛連接用端子180的周圍的密封劑19〇曝露。 ^和圖21是例示具有與本發明第3實施方式有關的COB結 Ϊ組的製造步驟的圖。在圖20和圖21中，關於與圖18為 :志1件’附以同一符號，省略其說明。圖20和圖21是在圖19 的U〇上形成的具有與本發明的第3實施方式有關 模組400的沿1^線的剖面圖。再者，在圖20 起見，口圖-丨^1與A部之間存在5個電路模組400，但為了方便 有關的說明。此外’關於具有與本發明第3實施方式 ^ 造步驟，只說明與本發明第1實施 的電有與本個第1實施方式有_ COB結構 切刦哭+〇的、，口構體其次，在圖21表示的步驟中，藉由徒用 ΰΐ, Π： b 關的COB結構的電路模组4〇〇。，、-有與本發明第3實施方式有 構的電组1t發明第3實施方式有關的C0B結 模組與本發明第！實t 集合基板no，電路 端子狗上面箱施7不同，外部連接用 爾封劑190覆蓋，外部連接用端子18〇的 200934332 180b可與電路模組電接’ 18G的侧面部 電路模_製造方法同樣_包含有外部連接 早1如愈县^ ΐ部的零件的方式來印刷密封劑190，在外部連接用端 姑带>/、最接近於外部連接用端子180配置的晶片零件170等的安 安裝遮罩細，故可使外部連_端子18&最 Ο 隔L4^有習在ό^ϋ80配置的晶片零件170等的安裝零件的間 結構的電賴_製造方对的L1窄，可 實見”有COB L構的電路模組的小型化。 此外’根據具有COB結構的電路模組的小型化，由於 集合基板製造的電路模組的數量增加（參照圖19和圖23)， ΐΠΤΐί (基板分割後)的單價’可實現具有C0B結構的 =路模組的低成本化。再者，由於在场a部分割（全 故可削減構斜部連接用端* 18G的材料的使用量，“ ’故可進一步增加從一片集合基板製造的電路模組的數 ί 以圖目19)，可進一步降低電路模組(基板分割後)的單 仏，可進一步只現具有C0B結構的電路模組的低成本化。 說日f 了本發明的較佳實施方式，但本發明不限制於 上述的實施方式，在不脫離本發明的範圍的情況下，可 施方式附加各種各樣的變形和置換。 例如，本發明如上該可適用於保護作為攜帶裝置的電 電池的電池保護電路模組，但只要是具有具備外部連接用端子的、 COB結構的電路模組，就不限定於電池保護電路模組， 其他的電路模組。 』通阳％ 此外，在各實施方式中，說明了例如如圖8所示那樣在安裝 圖7申表示的結構體的零件的一侧之比後面的步驟中在進 ^八 割的A部的更外側安裝遮罩2〇〇的例子，但也可在後面的步& ^ 200934332 進行基板分割的B部的更外侧安裝遮罩2〇〇。 用中綱了只在單面形成配賴案的所謂使 作為集"基板的例子’但本發明也可同樣地適用於利用 、孑連接了可成為配線圖案的多個層的所謂多層基板。 片裳各/實施方式中說明了在集合基板上安裝ic裸晶片和晶 视料些零件，•也可包含孤 明了焊墊等的導電部上安裝對應於外 ❹ ΐϊ部連細端子不—定是必要的，例如，也可作1 ίί=等之零件的導電部後，用密封劑密封並在2劑Li 曝路’可進行與外部的電連接亦可。此時， 導電社預塗焊劑、谭料塗佈、鑛Au等。 料塾等的 料i實施方式巾綱了在®14表辆步驟巾職覆材 的鮮覆圖7中表不構造體的外部連接用端子以〇的上面邻馳 的例子，但也可是下述的步驟：在安穿前面邛18〇a 覆外部連接用端子180的上面部i80a:在集人其=料310被 部被被覆材料310被覆的外部連接用端基板10上安裝上面 此外，在第2實施方式中，也可在圖14志__从止 接用端子180的上面部i8〇a上形成薄膜等中在外部連 16表示的步驟中使用切割器、切片成器材，，在圖 =的部分，直到被覆材料310曝露，在圖17表^ 190的 能溶解密封劑驗㈣能溶職紐 ^ j中使用不 310亦可。 的^合劑來除去被覆材料 15 200934332 【圖式簡單說明】 路模具有與本發明第1實施方式有關的COB結構的電 關的具有與本發明第1實施方式有
,1 C0B -路模=====1實施方式有關的⑽結構的電 ο
Q 路模1實施方式有關的⑽結_ 路模七5，)第1實施方式有關的C0B結構的電 路』:第1實施方式有關的COB結構的電 路模第1實施方式有關的COB結構的電 路模&的1實施方式有_ CQB結構的電 電路f^實施方式有關的COB結構的 電路模fG〇B結構的 電路模組的7Ϊί步^圖本(=)1實施方式有關的C0B結構的 電路圖具有與本發明第2實施方式有關的 COB結構的 電路模組的^^的與圖本=2實施方式有關的COB結構的 圖15是辆具有與本㈣第2實財私_⑽結構的 16 200934332 電路模組的製造步驟的圖（其2); 雷改列示具有與本發明第2實施方式有關的c〇B結構的 電路模組的製造步驟的圖（其3); 雷说示具有與本發明第2實施方式有關的c〇b結構的 電路模組的製造步驟的圖（其4); .電路示圖具有與本發明第3實施方式有關的COB結構的 .不在集合基板上形成具有與本發明第3實施方式有 關的COB結構的電路模組的俯視圖； ο 雷政示具有與本發明第3實施方式有關的COB結構的 電路模組的製造步驟的圖（其1); 雷政m列fi具有與本發明第3實施方式有關的c〇b結構的 電路模組的製造步驟的圖（其2); 例示具有習知C0B結構的電路模組的剖面圖； 模組的俯ϋ列;不在集合基板上形成具有習知的C〇B結構的電路 (其=4是例示具有習知C0B結構的電路模組的製造步驟的圖 ❹ (其是例示具有f知c〇B結構的電路模組的製造步驟的圖 (其具有習知C〇B結構的電路模組的製造步驟的圖 (其，)2。7是例示具有^ C〇B結構的電路模組的製造步驟的圖 電路模組 基板 集合基板 配線圖案 【主要元件符號說明】 10、100、300、400 11a、110a 11 ' 110 12、120 17
200934332 13、 130 14、 140 15、 150 15a、150a 16、 160 17、 170 18、 180 19 - 20、200 21 ' 210 O 180a 180b 190 、 190a 190b 220 310 A、a、B、b HI ❹ LI、L4 L2 L3 阻焊層 固定劑 IC裸晶片 焊接線 膏狀焊锡 晶片零件 外部連接用端子 樹脂 遮罩 刮板 外部連接用端子的上面部 外部連接用端子的側面部 密封劑 密封劑190a的規定部份 切割器、切片器 被覆材料 分割集合基板之位置 表示從集合基板110的最下面到外 部連接用端子180的上面部180a的 rife 表示外部連接用端子18與最接近於 外部連接用端子18配置的晶片零件 17等的安裝零件的間隔 表示外部連接用端子18與固化後的 樹脂19的最接近於外部連接用端子 18的部分的間隔 表示外部連接用端子18與固化前的 樹脂19的最接近於外部連接用端子 18的部分的間隔 18

Claims (1)

  1. 200934332 七、申請專利範園： =所述基板增顧㈣柄物物端子的安裝 步驟 驟用=谓密封所述電子零件和所述外部連接用端子的密封步 ❹ =述外部連細端子曝露的曝露步驟。 利範圍第！項所述之電路模 所逑曝露步驟藉由除去所述密封 ^^法，其中 端子的上面部曝露。 °刀使所述外部連接用 3· ϊ、Γίί利範圍第1項所述之電路模組的製造方法“ 所逑曝露步驟藉由切斷所述密封 ^方法’其中 述外部連接用端子的侧面部曝露。彳述外錢接用端子使所 4 之鞠脸_造方法，其中 ❹ 子的被覆步ί 還具有用被覆材料被覆所述外部連:用端 5. 如申請專利範圍第4項所述之電路 所述曝露步驟藉由除去所述密封法，其中 所述外部連翻端子社面姆露了_ ‘和所麵覆材料使 6. 如申請專利範圍第4或5 所述被覆材料是膠帶。这之電路模紐的製造方法’其中 =一種電路模組，具有在基板上 所述電子零件電連接的外部連接用片的電子零件和與 零件的COB結構，其特徵在於：、鱗劑密封所述電子 用所述畨封劑密封所述外部連接 所述外部連接用端子的-部分。％子從所述密封劑只曝露 19
TW097144196A 2007-11-19 2008-11-14 Circuit module and manufacturing method thereof TW200934332A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007299763A JP2009129930A (ja) 2007-11-19 2007-11-19 回路モジュール及び回路モジュールの製造方法

Publications (1)

Publication Number Publication Date
TW200934332A true TW200934332A (en) 2009-08-01

Family

ID=40726372

Family Applications (1)

Application Number Title Priority Date Filing Date
TW097144196A TW200934332A (en) 2007-11-19 2008-11-14 Circuit module and manufacturing method thereof

Country Status (4)

Country Link
JP (1) JP2009129930A (zh)
KR (1) KR100978552B1 (zh)
CN (1) CN101442013A (zh)
TW (1) TW200934332A (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018014462A (ja) 2016-07-22 2018-01-25 キヤノン株式会社 光学センサー及びスキャナユニット、画像形成装置
JP2018181990A (ja) * 2017-04-10 2018-11-15 株式会社ケーヒン 電子制御装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001024312A (ja) * 1999-07-13 2001-01-26 Taiyo Yuden Co Ltd 電子装置の製造方法及び電子装置並びに樹脂充填方法
JP4527991B2 (ja) 2004-01-28 2010-08-18 株式会社日立製作所 マルチチップモジュールの製造方法
JP4753642B2 (ja) * 2005-07-04 2011-08-24 株式会社リコー 電子部品実装体の製造方法
JP5458476B2 (ja) * 2007-05-23 2014-04-02 株式会社デンソー モールドパッケージおよびその製造方法

Also Published As

Publication number Publication date
JP2009129930A (ja) 2009-06-11
KR20090051687A (ko) 2009-05-22
KR100978552B1 (ko) 2010-08-27
CN101442013A (zh) 2009-05-27

Similar Documents

Publication Publication Date Title
US8159055B2 (en) Semiconductor device, lead-frame product used for the same and method for manufacturing the same
TW501382B (en) Semiconductor device and process therefor
CN103378013B (zh) 电子部件和电子装置
TWI313914B (en) Semiconductor device and a method for manufacturing thereof
JP4743631B2 (ja) 半導体装置及びその製造方法
JP7051508B2 (ja) 半導体装置および半導体装置の製造方法
TW200950006A (en) Circuit board process
JP2002373969A (ja) 半導体装置及び半導体装置の製造方法
JP2004104078A (ja) カメラモジュールおよびその製造方法
JP2007281301A (ja) 電子装置用基板およびその製造方法、並びに電子装置およびその製造方法
TW507352B (en) Semiconductor module and producing method therefor
CN106298699A (zh) 封装结构以及封装方法
KR100611291B1 (ko) 회로 장치, 회로 모듈 및 회로 장치의 제조 방법
JPH07201864A (ja) 突起電極形成方法
WO2010007715A1 (ja) 部品内蔵モジュールの製造方法
CN206301777U (zh) 半导体封装件
TW201145466A (en) Electronic component for wiring and method of manufacturing the same
TW200934332A (en) Circuit module and manufacturing method thereof
TW200816407A (en) Window manufacture method of semiconductor package type printed circuit board
TW200830498A (en) Manufacturing method for integrating passive component within substrate
JP2003188205A (ja) 半導体装置、積層型半導体装置及び半導体装置の製造方法
US10818518B2 (en) Method for manufacturing module component
JPH06177315A (ja) 多層リードフレーム
TWI245378B (en) Substrate for use in forming electronic package
TWI291239B (en) Manufacturing method for chip package structure