TW200931424A - Reducing effects of program disturb in a memory device - Google Patents

Description

200931424 九、發明說明： 【發明所屬之技術領域】 本發明大致上係關於記憶體裝置及特定言之，本發明係 關於非揮發性記憶體裝置。 【先前技術】 記憶體裝置典型地被提供為電腦或其他電子裝置中之内 ' 部半導體積體電路。有許多不同類型之記憶體，包括隨機 存取記憶體（RAM)、唯讀記憶體（R〇M)、動態隨機存取記 ® 憶體（DRAM)、同步動態隨機存取記憶體（SDRAM)，及快 閃記憶體。 快閃兄憶體裝置已發展為適於廣範圍之電子應用的非揮 發性記憶體之一常用來源。快閃記憶體裝置典型地使用一 單個電晶體記憶體單元 元’其允許高記憶密度、高可靠性及

資料諸如一 )A)、數位相機及蜂巢式電話。程式碼及系統 基本輸入/輸出系統（BIOS)典型地被儲存在快 閃δ己憶體裝置中以用於個人電腦系統。 二種常見類型儀"NAND"及

快閃記憶體陣列結構之二種常見 "NOR"結構。此等結槿由你社

135006.doc 200931424 極被連接至行位元線。每一浮閘記憶體單元的源極典型地 被連接至一共通源極線^ NOR結構浮閘記憶體陣列係藉由 一列解瑪器而存取，該列解碼器藉由選擇被連接至一列浮 閘S己憶體單元之控制閘極的字線而啟動該列浮閘記憶體單 元。該列選定之記憶體單元其後將其等之儲存資料值放置 在行位7L線上，該放置係藉由在程式化狀態或非程式化狀 態中使一不同之電流自連接源極線流向連接行位元線。 圖1顯示一典型先前技術NAND快閃記憶體陣列之一部 © 分。被程式化之快閃記憶體單元的選定之字線100典型地 係藉由程式化脈衝而經施加偏壓，該等程式化脈衝以一約 16 V之電壓開始並可遞增地增加至大於2〇 v。待程式化之 單元101-103的選定之字線100被施加偏壓於19 v。剩餘單 π的未選定之字線被施加偏壓於VpassC)此典型地在9_ι〇 V 之一大致範圍内。待程式化之單元1〇1_1〇3的位元線被施 加偏壓於ον而其他位元線被禁止（即，被施加偏壓於 ❹ 隨著NAND快閃記憶體之尺寸縮減，選定字線與相鄰字 線之間之寄生電容耦合變得有問題。因為寄生耦合，鄰近 單元比亦與被程式化之單元共用共通位元線的其他單元更 - 傾向於程式干擾❶這引起鄰近字線上之單元經受程式干 擾。 程式干擾狀況具有二種操作模式：升壓（b〇〇sting)模式 及Vpass模式。在升壓模式期間，單元之通道相對於閘極係 在一正升壓電壓（例如，6 V)及閘極係在Vpgm(例如，19 V)。在乂^^模式期間，單元之通道係為接地及閘極係在 135006.doc 200931424

Vpass(例如，10V)e在圖1中，選定字線100及禁止位元線 上的單元120、121受升壓模式程式干擾的影響。耦合至致 能位元線之鄰近單元110-118經受乂^^模式程式干擾。 增加Vpass以嘗試減少干擾狀況實際上使得一些單元之狀 況更糟。舉例而言’由於位元線上之〇 V程式偏壓，記憶 體單元103、112、115及118之一個未禁止位元線的源極及 汲極區域被耦合至〇 V。若未選定之字線上Vpass僅為1〇 V， 源極及沒極區域被耦合至9 V。然而，若Vpass被提高為一 較咼電壓（例如，15 V)，源極/汲極區域亦將被耦合至一較 咼電壓’因此增加該位元線上之程式干擾。 程式干擾亦隨程式/抹除循環之數目之增加而降級。隨 著程式/抹除循環之數量的增加，程式化狀態與抹除狀態 之間之電壓差縮小。此使得受影響之單元因為臨限值電壓 分佈縮小而更易受到過度程式化。 因為上述原因，及熟悉此項技術者基於閱讀及理解本說 明書將瞭解的下文所述之其他原因，在此項技術中需要一 種用於減少一記憶體裝置中程式干優之影響的方法。 【實施方式】 在本發明之下列詳細描述中，對形成本文之一部分的附 圖做出參考，且其中藉由圖解顯示特定實施例，在該等實 施例中可實踐本發明。在圖巾，若干視圖各處相同之數字 描述實質上類似之組件。此等實施例被充分詳細地描述， 以使熟悉此項技術者實踐本發明。在不脫離本發明之範脅 下’可利用其他實施例及可做出結構、邏輯及電性之變 135006.doc 200931424 化。因此，不應將下列詳細描述視為具限制意味，且本發 明之範疇僅係藉由附加申請專利範圍及其等效物而界定。 圖2繪不一記憶體陣列之一部分的一示意圖。此圖顯示 二個連續串的記憶體單元210、211，其等每一者被耦合至 其等各自之位元線203、204。每一連續串21 〇、211係經由 一選擇閘極汲極電晶體2〇5、2〇6而耦合至其各自之位元線 210、211。每一連續串21()、211亦經由一選擇閘極源極電 晶體220、221而耦合至源極線。 一個位元線203被顯示為經施加偏壓於一禁止電壓（例 如，Vbl=Vcc) ^另一個位元線2〇4被顯示為經施加偏壓於 一程式致能電壓（例如，Vbi=0 V)。因此，當在一區塊程式 操作期間’字線N被施加偏壓於vpgm時，耦合至禁止位元 線203之連續串210的記憶體單元2〇2將受保護而免於程式 化。麵合至致能位元線204之連續串211的選定記憶體單元 201將被程式化。 在一個實施例中’ Vpgm表示用於程式化被耦合至致能位 元線的記憶體單元之一系列遞增地增加之電壓脈衝。在一 區塊抹除操作發生之後’記憶體單元係以區塊被程式化， 使得每隔一位元線被程式化及每隔一位元線被禁止。 程式化操作係由用第一程式化脈衝將選定之字線施加偏 壓於一初始程式化電壓（例如，Vpgni=16 V)而組成。其後執 行一程式驗證操作以決定選定字線上的全部記憶體單元是 否已被充分程式化。若驗證發現一記憶體單元未被程式化 為期望之臨限值電壓，則將程式化電壓增加某一電壓（例 135006.doc 200931424 如1 v)及再次用此電壓施加偏壓於選定字線。此重複直 到選定字線之全部單元已被程式化或標記為有缺陷。 被程式化之§己憶體區塊的未選定字線被施加偏壓於一 vpass電壓’該Vpass電壓允許未選定之記憶體單元以一直通 (pass)模式作用。用於達到減少之程式干擾而程式化的方 法之一個實施例係用一負驅動程式禁止方案施加偏壓於此 等未選疋予線。如圖2中所見，一個該未選定記憶體單元 200被耦合至字線〇，該字線係用最初趨於負值其後斜升為 一較尚Vpass位準的一信號加以施加偏壓。一個減少程式干 擾實施例的未選定記憶體單元2〇〇及操作在圖3中更詳細繪 示。 圖3繪示圖2之陣列的一個未選定記憶體單元2〇〇之一組 合示意及截面視圖。繪示之實施例係形成於一基板中之一 浮閘電晶體，一n型井301在該基板中形成。一p型井3〇3在 該η型井301内形成。 電晶體係由一對源極/汲極區域3〇7、308組成。用作汲 極之區域3 07或308及用作源極之區域3 〇8或3 07取決於此等 區域307、308之偏壓。 閘極堆疊係由典型地被稱為浮閘之一電荷儲存層312組 成。此層312係藉由一隧道絕緣體313而與基板隔離並藉由 一閘極絕緣體314而與一控制閘極31〇進一步隔離。在一個 實施例中，二個絕緣體層均係氧化物。 控制閘極310係藉由一重疊電容316、317而耦合至源極/ 汲極區域307、308之每一者。在η +源極/汲極區域307、 135006.doc 200931424 308之p型接面係藉由區域3〇7、3〇8與p型井形成的二極體 320、321表示。二極體32〇、321被顯示為耦合至p型井分 接頭 3 3 0、3 3 1。 在一程式操作期間，當選定字線被施加偏壓於Vpgm時， 未選定字線初始被施加偏壓於負電壓％^。由於耦合，全 部未選定源極/汲極區域將嘗試趨於Cc*Vneg，其中Cc係耦 。比（即，右閘極電壓改變某一量，則汲極及源極電壓改 變Cc*閘極電壓變化）。然而，正向偏壓二極體32〇、^以僅 允許此等區域趨於-Vfb(例如，_1 〇 V)。 繼初始負偏壓之後，未選定字線自Vneg偏壓被上拉至 Vpass。此將禁止連續串之源極/汲極區域耦合至Cc* (vpass+vneg-vfb)。此在源極/汲極區域上提供一比正常先前 技術Cc*vpass電壓更大之電壓擺動。實際上’耦合比取決 於s己憶體裝置之偏壓條件而變化。然而，為解釋之簡單 性’此處提出一固定之柄合比。 在一個操作實例中，Vneg為·4.〇 乂且、叩為1〇 V。因為 耗合景> 響，源極/没極區域將搞合至Cc*丨3 V(即，Cc* (vpass+vneg-vfb))。此具有使Vpass提升為高於1〇 v之影響， 因為Vpass擺動現在為-4V至10V(即，14 V擺動）而非自〇 V 至ίο v。藉由使vneg為甚至更負值可使Vpm擺動甚至更 大。舉例而言’若Vnegg-8 V且Vpass為8 V，此產生一 16 V之 電壓擺動，使源極/没極麵合至Cc*(vpass_vneg_vfg)，其等 於Cc*15 V，其中Vfb為1 V。因此，可減少Vpass，藉此減 少沿著NAND串之選定位元線的未選定單元上的干擾；而 135006.doc -10- 200931424 同時減少選定字線之未選定單元上的程式干擾。 圖4繪示用於減少一記憶體裝置中程式干擾之影響的方 法之一替代實施例的一時序圖。頂部信號係未選定字線之 偏壓，如先前實施例中所述。該偏壓以接地開始，趨於 Vneg(例如，_4.〇 V)，其後增加至Vpass(例如，10 ν)。時間 T2及T4可盡可能地接近於〇秒或某一其他極短時間。此對 於先前實施例及該替代實施例均適用。 Ο

下部信號係含有待程式化之記憶體單元的選定字線之偏 壓。在此實施例中’偏壓以Vneg開始，其後斜升直至 vpgni。T3可為任何典型之程式時間。如在先前實施例中， 此在字線上提供一較大之程式電壓擺動，因此提供一較大 之有效的vpgm。選擇閘極汲極電壓（Vsgs)、選擇閘極源極 電壓（Vsgd)、源極電壓（VS()urce)及位元線電壓（v…偏壓條件 可全部被設定以便減少閘極引發没極洩漏（GIDL)。 圖5繪示可合併本發明之非揮發性記憶體單元的一記憶 體裝置500之一功能方塊圖。記憶體裝置5〇〇被耦合至一處 理器510。纟S器510可為-微處s器或某—其他類型之控 制電路。記憶體裝置500與處理器51〇形成一記憶體系統 520之部分。記憶體裝置5〇〇已被簡化以主要探討記憶體之 有助於理解本發明的特徵。 記憶體裝置包括快閃記憶體單元53〇或某一其他類型之 非揮發性記憶體單元的一陣列。記憶體陣列53〇被配置為 多組之列及行。#•一列言己憶體單元之控帝】閑極肖_字線麵 合’而記憶體單元线極及源極連接㈣合至位元線。如 135006.doc 200931424 此項技術中熟知的，單元至位元線的連接取決於陣列是否 為一 NAND結構、一 N0R結構、一 AND結構，或某一其他 陣列結構。 一位址緩衝器電路540被提供用以鎖存位址輸入連接A〇_ Αχ 542上k供之位址信號。位址信號係藉由一列解碼器 544及一行解碼器546接收及解碼以存取記憶體陣列53(^ 受益於本描述’熟悉此項技術者將瞭解，位址輸入連接的 數目取決於記憶體陣列530之密度及結構。即，位址的數 目隨增加之記憶體單元數及增加之組及區塊數二者而增 加。 記憶體裝置500係藉由使用感測放大器/緩衝器電路55〇 感測記憶體陣列行中之電壓或電流變化而讀取記憶體陣列 530中的資料。在一個實施例中，感測放大器/緩衝器電路 經耦合以讀取及鎖存來自記憶體陣列530的一列資料。資 料輸入及輸出緩衝器電路560被包括用以跨越複數個資料 連接562而與控制器510進行雙向資料通信。寫入電路555 被提供用以將資料寫入至記憶體陣列。 控制電路570解碼控制連接572上提供之來自處理器51〇 的信號。使用此等信號來控制記憶體陣列530上之操作， 包括資料讀取、資料寫入及抹除操作。控制電路570可為 一狀態機、一定序器’或某一其他類型之控制器。控制電 路570經調適用以實行該程式干擾減少方法之實施例。 圖5中繪示之非揮發性記憶體裝置已被簡化以促進對記 憶體之特徵的基本理解且係僅用於圖解之目的。非揮發性 135006.doc 12 200931424 s己憶體之内部電路及功能的一更詳細理解係熟悉此項技術 者所熟知的。 結論 概括而言，本發明之一個或多個實施例在一非揮發性記 憶體裝置中的一區塊程式操作期間提供減少之程式干擾影 響《舉例而言，未選定字線在用Vpass施加偏壓之前起初係 用一負電壓加以施加偏壓。此在未選定字線單元之源極及 沒極上產生一較大之電壓耦合影響，因此減少程式干擾。 雖然此處繪示並描述特定實施例，一般技術者應瞭解經 計算以達成相同目的之任何配置可替換顯示之特定實施 例。一般技術者將瞭解本發明之許多調適。因此，本發明 意欲涵蓋本發明之任何調適或變動。顯然本發明僅受限於 下列申請專利範圍及其等之等效物。 【圖式簡單說明】 圖1顯示在字線偏壓情況下的一典型先前技術NAND結構 記憶體陣列。 圖2顯示本發明之一記憶體陣列之一部分的一示意圖。 圖3顯示根據圖2之記憶體陣列的一個記憶體單元之一示 意及截面表示。 圖4顯示本發明之字線偏壓的一替代實施例之一時序 圖。 圖5顯示本發明之一記憶體系統的一個實施例之一方塊 圖。 【主要元件符號說明】 135006.doc • 13- 200931424 100 選定字線 101 待程式化之單元 102 待程式化之單元 103 待程式化之單元 110-118 vpass模式程式干擾單元 120 vpgm模式程式干擾單元 ' 121 Vpgm模式程式干擾單元 200 未選定記憶體單元 ® 201 選定記憶體單元 202 記憶體單元 203 位元線 204 位元線 205 選擇閘極汲極電晶體 206 選擇閘極汲極電晶體 210 記憶體單元 211 ❹ 記憶體單元 220 選擇閘極源極電晶體 221 選擇閘極源極電晶體 301 η型井 303 Ρ型井 307 源極/汲極區域 308 源極/汲極區域 310 控制閘極 312 電荷儲存層 135006.doc -14- 200931424 313 隧道絕緣體 314 閘極絕緣體 316 電容 3 17 電容 320 二極體 321 二極體 * 330 P型井分接頭 331 P型井分接頭 500 記憶體裝置 510 處理器 520 記憶體系統 530 記憶體陣列 540 位址緩衝器電路 542 位址輸入連接Α0-Αχ 544 列解碼器 ❹ 546 行解碼器 550 感應放大器/緩衝器電路 555 寫電路 560 資料輸入及輸出緩衝器電路 562 資料連接 570 控制電路 572 控制連接 135006.doc -15-

Claims (1)

1. 200931424 十、申請專利範圍： 種用於程式化-記憶體區塊之方法，該方法包含： 初始對該記憶體區塊之未選定字線施加偏壓於一負電 壓； 繼該負電壓之後對該等未選定字線施加偏壓於一正直 通電壓；及 使用一正電壓施加偏壓於一選定字線。 2. ❹ 3. 如请求項1之方法，其進一步包括對每一禁止位元線施 加偏壓於vcc及對每一程式致能位元線施加偏壓於〇 V。 如吻求項1之方法，其中該負電壓與該正直通電壓之間 之一時間實質上接近於〇秒。 如請求項1之方法，其中該正電壓係由一系列遞增地增 加之電壓脈衝組成。 5. 如凊求項丨之方法，其中施加偏壓於該選定字線包含： 初始用一負電壓施加偏壓於該選定字線；及 繼該負電壓之後用該正電壓施加偏壓於該選定字線。 6. 如请求項5之方法，其中該負電壓與該正電壓之間之一 時間實質上接近於〇秒。 7. 如請求項1之方法，其進一步包括： 首先用一負vneg電壓及繼該負電壓之後用一正Vpass電 壓施加偏壓於該記憶體區塊之複數個未選定字線之每一 者；及 在—選定字線上產生至少一個程式化電壓脈衝。 8. 如请求項7之方法’其進一步包含在每一程式化電壓脈 135006.doc 200931424 衝之後執行一程式驗證操作。 9.如印求項7之方法，其中該記憶體區塊係由複數個記憶 體單凡組成，每一記憶體單元具有以一 cc*Vneg之關係而 被麵合至該負Vneg電壓的一源極及一汲極區域，其中Cc 係該記憶體單元的一耦合比。 如咕求項9之方法’其中該等源極及汲極區域以一 cy (vpass+vneg_vfb)之關係而被耦合至該正Vpass電壓，其中 Vfb係藉由該源極或該沒極區域中之一者與一周圍p型井 形成的一二極體之一正向偏壓。 11. 一種半導體非揮發性記憶體裝置，其包含： 一記憶體陣列，其包含複數個記憶體單元；及 一 5己憶體控制器’其被耦合至該記憶體陣列用以控制 該記憶體陣列之操作，其中該記憶體控制器經調適用以 初始用一負電壓施加偏壓於一記憶體區塊之未選定字線 及其後用一正電壓施加偏壓於該等未選定字線。 12·如請求項11之記憶體裝置，其中該記憶體控制器經進一 步調適用以控制用一程式化偏壓序列施加偏壓於一選定 字線的產生。 13. 如請求項12之記憶體裝置，其中該程式化偏壓序列係由 一負電壓接著一正電壓組成。 14. 如請求項丨丨之記憶體裝置，其中該程式化偏壓序列係由 複數個遞增地增加之程式化脈衝組成，使得每一程式化 脈衝之前係一負電壓。 15. 如請求項14之記憶體裝置，其中該記憶體控制器經進一 135006.doc 200931424 步調適用以在該等遞增地增加之程式化脈衝之每一者之 間產生〜驗證操作。 16. 如印求項11之記憶艘裝置，其進-步包含-被粞合至該 -己it體裴置的外部處理器’其中該記憶體裝置與該處理 器形成一記憶體系統。 17. 如咐求項11之記憶體裝置’其中該記憶體陣列係由一 NAND結構或一 N〇R結構中之一者組成。 18. 如清求項丨丨之記憶體裝置，其中該記憶體控制器經進— 步調適用以產生包括-位元線禁止電壓及-位元線程式 致能電壓的位元線偏壓。 135006.doc