TW200922145A - Clock generator, spread spectrum clock generator and method for generating spread spectrum clock signals - Google Patents
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- 238000001228 spectrum Methods 0.000 title claims abstract description 43
- 238000000034 method Methods 0.000 title claims description 12
- 108010014173 Factor X Proteins 0.000 claims 1
- 230000008878 coupling Effects 0.000 claims 1
- 238000010168 coupling process Methods 0.000 claims 1
- 238000005859 coupling reaction Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 12
- 239000013078 crystal Substances 0.000 description 8
- 239000003990 capacitor Substances 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 241000283690 Bos taurus Species 0.000 description 1
- 102220518810 Plasma serine protease inhibitor_S44G_mutation Human genes 0.000 description 1
- 239000011324 bead Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- RDYMFSUJUZBWLH-UHFFFAOYSA-N endosulfan Chemical compound C12COS(=O)OCC2C2(Cl)C(Cl)=C(Cl)C1(Cl)C2(Cl)Cl RDYMFSUJUZBWLH-UHFFFAOYSA-N 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000008267 milk Substances 0.000 description 1
- 210000004080 milk Anatomy 0.000 description 1
- 235000013336 milk Nutrition 0.000 description 1
- 230000003449 preventive effect Effects 0.000 description 1
- 230000011218 segmentation Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 229910000859 α-Fe Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
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- H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
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Description
200922145 九、發明說明: 【發明所屬之技術領域】 本發明係關於時脈產生器、展頻時脈產生器以及展 頻時脈信號之產生方法。 【先前技術】 傳統的電磁干擾(electronic magnetic interference; EMI)預防措施包括電磁干擾濾、波器、陶鐵磁珠(ferrite beads)、控流線圈(choke)、增加電源層與接電層至電路板 中、金屬遮蔽、特殊塗層、以及射頻襯墊(RF gasket)等等。 然而’電磁干擾之主要來源係為系統時脈,例如來自於 頻率時脈產生器、晶體振盪器、壓控振盪器以及鎖相迴 路。降低整個系統之電磁干擾的一個有效方法為使用低 電磁干擾展頻時脈(spread spectrum clock)振盪器。使用 低電磁干擾展頻時脈振盪器的優點在於符合規範測試、 上市時程报短(short time-to-market)以及成本降低。 【發明内容】 為了降低系統之電磁干擾,本發明提供了一種時脈 產生器、展頻日可脈產生益以及展頻時脈信號之產生方法。 本發明提供了 一種展頻時脈產生器,包括鎖相迴 路,用以根據一第一、第二輸入時脈,產生輸出時脈; 延遲線路,耦接於第一輸入時脈與鎖相迴路之間;以及 調變單元’用以提供調變信號控制延遲線路,藉以調變 第一輸入時脈之相位,使得鎖相迴路所產生之輸出時脈 0758-A32328TWF;MTKI-06-183 5 200922145 的頻率產生週期性地變化。 本發明另提供了—種展頻時脱產生$ :遲第一、第二輸入時脈,產-輸:T 單iL 一輸入時脈與鎖相迴路之間;調變 變單元之間;以及校正單元,麵接縮 m 遲線路與調 頻輸化使得鎖相迴路所出 用以供了'"種時脈產生11,包括:鎖相迴路’ 脱·弟一輸入時脈以及第二輸入時脈,產生輸出時 、’ 2延遲線路,_於第—輸人時脈與鎖相迴路之 二=調變信號調變第一輸入時脈之相位,藉以控制 輸出時脈之頻率。 本發明另提供了—種時脈產生器,包括:鎖相迴路, 脈:調輸入時脈以及第二輸入時脈’產生輸出時 調變I早% ’心根據具有預設幅度的輸人信號提供 於:儿,以及延遲線路,用以根據調變信號調變第一 :頻=的相位’以使藉由該鎖相迴路產生的輸出時脈 頻率殳化作為輸入信號之預設幅度變化。 頻時r=L之方時:產生器、展頻時脈產生器以及展 路,… 方去,通過提供調變信號控制延遲線 以凋變第一輸入時脈之相位,使得鎖相迴路所產生 0758-A32328TWF;MTKI-06- 183 200922145 之輸出時脈的解產生週期性地變化,可以達到降低系 統的電磁干擾的效果。 【實施方式】 第1圖係為展頻時脈產生器之一實施例之示意圖。 1圖所示,展頻時脈產生器100包括鎖相迴路10、 延遲線路20、調變單元3〇、縮放單元4〇以及校正單元 50 ° 士鎖相迴路10用以根據第一輸入時脈S1以及第二輸 入時脈S2 ’產生輸㈣脈謂了。舉例而言,鎖相迴路 1〇可包括頻率相位偵測器(Phase/frequency detector, FpD)、電荷泵、低通濾波器以及壓控振盪器卜〇如弘 =oscillator ’ VC〇h員率相位偵漁j II係用以偵測 二第二輸入時脈間之相位差,並輸出-充電(Pum"P) 仏號或一放電(pump_d〇wn)信號’以便控制電荷泵。電荷 ^斤產生之電壓係藉由低通缝器進行據波,並供應至 ^振h以作為參考電壓。壓控振助係根據參考電 ^生時脈信號。壓控振盪器係可為任何可依據一輸入 2 產生時脈頻率信號之電路。通常環狀振盈器係 為典型的壓控振|器結構。由於鎖相迴路Μ之結構皆為 本領域之人所知,其細部内容於此就不再累述。
舉例而言,第-輸入時脈31係可由」晶體振盈器所 θ供’且第二輸入時脈以係可為一除頻器根據鎖相迴路 Η)之輸出時脈S〇UT所產生。或者是,第一輸入時脈U 0758-A32328TWF;MTKI-06-183 7 200922145 係可為二除頻器根據鎖相迴路1〇之輸出時脈s〇ut所產 生,且第二輸入時脈82係可由一晶體振盪器所提供。 由於第一、第二輸入時脈S1與S2間之相位差會 致輸出時脈S0UT的頻率產生變化,所以第一、第 入¥脈S1與S2間^相位差與輸出時脈s〇uT之頻率間 =㈣可表示成’ ώ。因此,本發明係藉由調變第 位來產生一展頻時脈信號。換言之,調變 '時mi 崎信號⑽用⑽難接於第一輸入 =時,鎖相迴路1〇之間的延遲線路2。,以便調:第 眸r' & S1之相位,使得鎖相迴路10所產生之輸出 時脈s〇UT的解會產生性地變化。 之輸出 延遲而/,延遲線路2〇係可為數位延遲線路或類比 延遲線路,但不限定於此 β _ 飞頰比 於延遲線路20盥辋轡| - μ縮放早兀4〇係可設置 心且校正單元之間’用以縮放調變信號 第Μ圖整_單^之縮放比例。 圖。…::=Γ產生器之另一實 口你马第2 Α圖所示之展艏主 示意圖。如第2 a fa斛_ s 、、 1產生器之波形 圖中所示之展頻生器細係與第1 迴路〗。、延遲線路20、縮放單元:,其差異在於鎖相 於此實施例_ & 早70 40以及校正單元50。 提供,第二輪脈S1係由晶體振盈器7〇所 10之輸出時脈S 由除頻器6 G根據鎖相迴路 調變單元Μ— 32、減法器33、積 0758.A32328TWF;MTKl.〇6.383 8 200922145 分器34、縮放里+ 早疋36以及量化器38。三角波產生器32 读、^纟如第2B圖中所示之三角波信號ST,並藉由 33輸出至積分器34。舉例而言,三角波產生器 32係旦可為.上下數計數器(Up_d〇Wn C0Unter),但不限定於 1匕器3 8係用以根據調變信號MS(即積分後二 波靖,產生一個為…的數值二=;二 ^號⑽到達(超出)_臨界值扭時,量化器%所產 田之數值SQ為1 ’而於調變信號MS未到達(未超出)臨 I值TH時,量化器38所產生之數值SQ為〇。 、縮放單元36用以縮放量化器38所產生之數值Sq 續出給減法器33。舉例而言,#量化器%因為調變信 號MS到達臨界值TH而產生為i之數值叫時,縮放單 元36 _縮放數值Sq並將縮放後的數值輸出至減法器 /上。口此減法态33會由積分器34所積分的信號(即調 t:U MS)中減去縮放後的數值,使得調變信號ms被重 置,並因而變為〇。如第2B圖中所示,於時間t2、料、 t6、tS(依此類推)時,調變信號奶被來自縮放單元%之 縮放後的數值所重置。再者,當調變信號MS被重置(變 為〇)%· ’里化器38會產生為〇之數值SQ,直到調變作 號MS再度達到臨界值TH。因此,如f 2B圖所示,^ 自三角波產生器32之三角波信號ST會重覆地由〇被積 分到臨界值TH,用以作為調變信號Ms。減法器33、積 刀态^4、里化态38以縮放單元36係連接成一迴授路徑, 使得三角波信號ST被積分成第2B圖中所示之調變信號 〇758-A32328TWF;MTKI-06-l 83 9 200922145 MS。 4034所輸出之調變信號Ms接著會被縮放單元 並且輸出至延遲線路2〇。延遲線路20係根據 J放後的調變信號Ms,,調變第一輸入時脈Μ的相位,使 ::::路Γ所產生之輸出時脈_丁的頻率產生週期 產生二ΐ例而言,如第2B中所示’鎖相迴路10所 輸“脈S1的頻率係以三驗 f2之間變化。 祝干u兴 =鎖,迴路之—個輸人時脈的相位領先鎖相迴路之 控脈時,頻率相位偵測器會輸出充電信號用以 二二V以便增加鎖相迴路之輸出時脈的頻率。相 相迴路之一個輸入時脈的相位落後於鎖相迴 /、匕⑨入時脈時,頻率相位偵測器會輸出放電俨號 用以控制電荷泵,以便降低鎖相迴路之輸㈣脈的頻 H圖係延遲線路之—實施例之示意®。於此實 連接的反相g、複數㈣Γ nvMtM)、複數串聯 數電容哭,-一相器之開關元件、以及複 端之門_ : 谷裔係輕接於一對應開關元件與接地 ,應,,轉立:度碼轉換器係用以將縮放後之調變信 制(溫度)碼™c,用以切換«元件, 二改變第-輸入時脈S1的相位。換言之,調變後之第一 r=晶體振盈器70所提供之原始第-輸入時脈 相位變化係由第犯®中縮放後之調變信號 〇758-A32328TWF;MTKI-〇6-183 10 200922145 MS”所決定。 並且第舉:而第言初f時所有的開關元件皆會被導通, 個或多個開 減少,第—矜入陆sr截 由於被充電之電容器的數目 時脈S2,1的相位會會突然地超前第二輸入 故輸出時脈S0UT的頻率會因而增加。再者, 右累積的相位差(即第一輸入時脈s 時脈S2已經超前第-輸入時脈…故輸 出時脈SOUT的頻率會因而τ降。 少舉例而言,本實施例中之延遲線路2 0 =據::後的調變信號Ms,’分段地被截止直: =關疋件皆被截止或所累積的延遲 = 過第二輸一 _τ的頻率開始減 ? t丄後輸出《 =。_,於二:=== 依:=增加、然後於時間t3時開始降低直到時間t4, 有無元件的限制,在實務上不可能使用一個具 2〇益法再i:遲:路1因此’本實施例中當延遲線路 :再延遲第一輸入_ S1時,係藉由除頻器 、别出時脈S0UT的幾個週期並重置延遲線路20。於此 〇758-A32328TWF;MTKI-〇6-l 83 11 200922145 實施例中,除井 為30之除操作模式’用以藉由數值 二操作模式,弟一輸入柃脈S2進行除頻,以及第 時脈S2 it行11由數值為29之除頻因數對第二輸入 切換。 ’員,並且操作杈式係藉由調變信號MS來 舉例而令,a ΤΗ時,量化。。、田凋變仏唬MS已經到達(超過)臨界值 以及除頻器輸出為^的數值SQ到縮放單元36 藉由減法哭3件縮放単7036輸出放大後的數值,並 能以由第l摔$變信號,同時除頻器60會被致 相迴路ίο之:出技進入第二操作模式。因此,來自鎖 之除頻因數所=t2時會被數值為29 跳過(skip)。頻,且輸出時脈S〇UT的一個週期會被 假設延遲续;^ 的一個週期(lTm ^之預設延遲週期為輸㈣脈S〇UT 得第-、第二^,士輪出時脈S〇UT被跳過一個週期會使 意的是,_二的時序達到匹配。要注
而言,當延遲線路2〇’之J係與除頻因數有關。舉例 的二個週期(2T)時 預延遲週期為輸出時脈SOUT 頻因數變成數值為28之除 料數值為30之除 出時脈SOUT的兩個,、、進仃除頻,以便跳過輸 叫個遇期(2Τ),依此類推。 枚早凡50調整缩放單元4 遲線路20之真實延遲、t 之%放比例,以使延 而言,若真實的延遲跳過的週期能匹配。舉例 月比預设的延遲週期短時,校正 0758-A32328TWF;MTKI-06-183 12 200922145 單元50會提高縮放單元40之縮放比例。相反地,若真 實的延遲週期比預設的延遲週期長時,校正單元50會降 低縮放單元40之縮放比例。換言之,校正單元50會調 整縮放單元40之縮放比例,使得延遲線路20之真實的 延遲週期與預設的延遲週期匹配於被跳過的週期。 第3A圖係為展頻時脈產生器之另一實施例之示意 圖。第3B圖係為第3A圖所示之展頻時脈產生器之波形 示意圖。如第3A圖所示,展頻時脈產生器300係與第 2A圖中所示之展頻時脈產生器200相似,其差異在於延 遲線路20係耦接於鎖相迴路10與除頻器60之間用以調 變第二輸入時脈S2,以及反相器IN 1耦接於延遲線路20 與調變單元30之間,且反相器IN2耦接於除頻器60與 調變單元30之間。實施例中相同的結構與動作於此不再 累述。要注意的是,展頻時脈產生器300中鎖相迴路10 的輸出時脈SOUT係如第3B圖中所示,並且會與展頻時 脈產生器200中鎖相迴路10的輸出時脈SOUT相位相反。 第4圖係為展頻時脈信號之產生方法之流程圖。步 驟S410,提供第一、第二輸入時脈至鎖相迴路。舉例而 言,如第2A圖與第3A圖中所示,第一輸入時脈S1係 由晶體振盪器70所提供以及第二輸入時脈S2係由除頻 器60所提供。於第2A圖所示實施例中,除頻器60係具 有第一模式用以藉由數值為30之除頻因數對第二輸入時 脈S2進行除頻,以及第二模式用以藉由數值為29之除 頻因數對第二輸入時脈S2進行除頻。 0758-A32328TWF;MTKI-06-183 13 200922145 步驟S420,於輸入時脈與鎖相迴路之間設置延遲線 路。舉例而言,如第2A圖中所示,延遲線路20係耦接 鎖相迴路10以調變來自晶體振盪器70之第一輸入時脈 S1,或者如第3A圖中所示,延遲線路20係用以調變除 頻器60所提供之第二輸入時脈S2。舉例而言,如第2C 圖中所示,延遲線路20係可包括一二進位-溫度碼轉換 器、複數串聯連接的反相器、複數耦接至反相器之開關 元件以及複數電容器,每一電容器係耦接於一對應開關 元件與接地端之間。 步驟S430,產生一調變信號並供應至延遲線路。舉 例而言,調變信號MS係可由調變單元30所產生,並且 供應至延遲線路20。於調變單元30中,三角波產生器 32係用以產生三角波信號ST並供應至積分器34,積分 後的三角波信號係作為調變信號MS。調變信號MS係被 供應至縮放單元40,並且縮放後之調變信號MS”係被供 應至延遲線路20。於某些實施例中,調變信號MS係可 直接供應至延遲線路20而不需經過縮放單元40的縮放。 再者,調變信號MS亦會被供應至量化器38,量化 器38根據所接收到的調變信號MS輸出一數值SQ至縮 放單元36以及除頻器60。舉例而言,當調變信號MS到 達一臨界值TH時,量化器38所產生之數值SQ為1,接 著為1之數值SQ會被縮放單元36所縮放並輸出至減法 器33。因此,減法器33會由積分器34所輸出之調變信 號MS中減去縮放後的數值,使得調變信號MS被重置, 0758-A32328TWF;MTKI-06-l 83 14 200922145 並因而變為0。如第2B圖中所示,係於時間 ^依此類推)時,調變信號MS皆會被縮放後的數 重置。 再者’當調變信號Ms被重置(變為〇)並且低於臨界 值丁Η時,量化器38會產生為〇之數值 號再度到達臨界值™。因此,如第2Β二 生τΓΓ三角波信號ST會再三地由°被積分 33二用以作為調變信號MS。換言之,減法器 =積刀益34、縮放單元36與量化器%係連接成一迴 ^ =號=4波信號ST被積分成第冰圖中所示之 f驟S44G,藉由延遲線路來根據調變信號調 ^入%脈之相位,使得鎖相迴路之輸㈣脈的 生週期性地變化。延遲線路2。係根據來自縮放單元、 之縮放後的調變信號廳”調變第一輸入時脈㈣相位, =限定於此。於某些實施例中’延遲線路烈亦可以根 =自積分器34但未經縮放單元4()進行縮放的調靜 唬MS,對第-輸入時脈以的相位進行調變。 》 牛例而。帛2C圖中之二進位_溫度碼轉換器 將縮放後之調變信號MS,,轉換成一控制(溫度)碼^, 用以切換開關元件’以改變第一輸入時脈s 初始時,所有的開關元件皆會被導通,並且第_、#於 輸入時脈具有相同的相位。當開關元件之 :: 截止時,由於被充電的電容變少,故第-輸“ 〇758-A32328TWF;MTKI-〇6-183 15 200922145 ==前第二輪入時MS2。因此,輸出時脈·的 f率θ因而增加。再者,當所累積的相位差(即第一輸入 時脈S1超前於第一鈐λ Η主邮^ ^ 左弟翰入 2的相位差)超過第二輸入 Π2:半個週期時,它將當作第二輸入時脈S2已經 =第-輪入時脈S1,故輸出時脈s〇UT的頻率會因而 放後+ ’㈣㈣2G巾之開關元件係根據縮 分段地被截止直到所有的開關元件 白被截止。因此,輸料脈SGUT的解會隨著愈多的 =趨截止而增加’直到所累積的相位差於ί間tl :後第二輸入時脈S2的半個週期,接著於時間tl 脈S0UT的頻率開始減少直到時間t2 SOUT ^ 、σ 鎖相迴路〗〇之輸出時脈 UT的頻率會如同第2Β圖與第3Β圖中所示 波’在頻率fl與f2之間變化。 進行二:s:50’改變除頻因數以對鎖相迴路之輸出時脈 進仃除頻。由於㈣元件的_, 一個具有無限長度之延遽㈣W 此使用 當延遲線路2。叫延:第:此主’在本實施例中’ …、次丹延遲苐一輸入時脈S1時,係藉由 過輸出時脈S0UT的幾個週期並重置延遲線 舉例而言,當調變作硖 ΤΗ時,量化器38會輪=5數已^達(超過)臨界值 以及除頻器6。。因此,二到縮放單元36 百敌早几36輸出的縮放後的數值 〇758-A32328TWF;MTKI-06-183 16 200922145 會藉由減法器33番 致能以由第-操置二周變信號MS,同時除頻器6〇會被 間t2時來自鎖相^進人第二操作模式。因此,於時 29之除頻因數所 10之輸出時脈S0UT會被數值為 會被跳過。 、’並且輸出時脈S〇lJT的-個週期 假設延遲線跋 的-個週期(it)時+二預5又延遲週期為輪出時脈SOUT 得第-、第二輸人^脈日^謂了被跳過-個週期會使 步_。,若延==時序達到匹配。 週期不匹配時,調整_ 週期與預定延遲 若真實的延遲週期比預設的 j H’ 合裎古绽祐留-^ 4短k,校正單元50 會k间細放早70 40之縮放比例。相反地 週期比預設的延遲週期長時,校 ^實的延遲 元40之縮放比例。 早兀50會降低縮放單 要注意的S,被跳過之週期的數 關。舉例而言’當延遲線路2〇之預設延遲週二 脈麵的二個週期(2T)時,輸出時脈= : 3。之除頻因數變成數值為28之除頻:= 跳過輸出時脈SOIJT的兩個週期(2T), 丁矛、領以便 施例中’校正單元5。係用以調整縮放單上:推之:= 例,使得延遲線路20之真實延遲週期為2丁。之細放比 於本發明中,第一輸入時脈S1之相 號MS進行調變,使得如第2B圖與第’、乂據5周良仏 出時脈SOUT之頻率可以(於頻率^鱼 圖中所示的輸 〃 Π之間)週期性地 0758-A32328TWF;MTKI-06-183 200922145 二:士。換§之’展頻時脈產生器200與300可以藉由調 父鎖相料H)的相位產生展頻時脈信號。再者,當延遲 線路無去再延遲輸入時脈時,本發明會跳過幾個輸入時 ^的週J,所以只需要具有一個既定延遲週期的延遲線 ’因此不需要—個具有無限長度之延遲線路。
、,然本發明已以較佳實施例揭露如上,然其並非用 = Γ = Ϊ發明、’/壬何熟知技藝者,在不脫離本發明之精 ι 各内,當可作些許更動與潤飾,因此本發明之保 義乾圍虽視後附之中請專利範圍所界定者為準。 【圖式簡單說明】 ^圖係為展頻時脈產生器之—實施例之示意圖。 2A圖係為展頻時脈產生器之另一實施例之示意 示意:。2Β圖係為第2A圖所示之展頻時脈產生器之波形 =C圖係延遲線路之—實施例之示意圖。 圖。3A圖係為展頻時脈產生器之另-實施例之示意 示意:。犯圖係為第3A圖所示之展頻時脈產生器之波形 圖係為展頻時脈信號之產生方法之流程圖。 【主要元件符號說明】 1 〇 ·鎖相迴路. ’ 20 :延遲線路; 〇758-A32328TWF;MTKI-〇6-i83 18 200922145 30 : 33 : 38 : 50 : 70 : 100 MS : S2 : MS” ΤΗ : fl、 調變單元; 減法器; 量化器; 校正單元; 晶體振盪器 、200 、 300 : 調變信號; 臨界值; f2 :頻率 32 :三角波產生器; 3 4 :積分器; 30、40 :縮放單元; 60 :除頻器; 展頻時脈產生, S1 :第一輸入時脈; 第二輸入時脈; SOUT :輸出時脈; :縮放後的調變信號;THC :控制碼; ST :三角波信號; INI、IN2 :反相器 0758-A32328TWF;MTKI-06-l 83 19
Claims (1)
- 200922145 十、申請專利範圍: 1·一種展頻時脈產生器,包括: 鎖相迴路,用以根據一第一輸入時脈以及一第二 輸入時脈,產生一輸出時脈; 一延遲線路,耦接於該第一輸入時脈與該鎖相迴 之間;以及 +調支單元,用以提供一調變信號以控制該延遲線 路藉以。周變該第一輸入時脈之相位,以使該鎖相迴路 所產生之该輸出時脈的頻率週期性地變化。 2_如申明專利範圍第1項所述之展頻時脈產生器, 更匕括.鈿放單元,用以縮放來自該調變單元之該靖 變信號,並將縮放後之調變錢輸出至該延遲線路:δβ 3.如申請專利範圍第1項所述之 更包括: n商 振盪器,用以提供該第一輸入時脈;以及 -除頻器,用以根據來自該鎖 脈,產生該第二輸人_。 /輸出耠 更包:如申請專利範圍第1項所述之展頻時脈產生器, -除頻器’用以根據來自該 脈’產生該第一輸入時脈;以及、路之該輸出時 一振盈器,用以提供該第二輸入時脈。 5.如申請專利範圍第2項所 更包括:—垆下罝-、斤边展頻時脈產生器, 抆正早兀,用以調整該縮 难狄早兀之一縮放比 〇758-A32328TWF;Mxki.〇6.183 20 200922145 例。 其中該圍第1項所述之展頻時脈產生器’ 二=角乂波產生器’用以產生一三角波信號;以及 該駿㈣該三角波信號進行積分,以產生 更包:如圍第6項所述之展頻時脈產生器, 時脈輸出該第二::根;:自該鎖相迴路之該輸出 信號並藉由除頻因數頻器根據該調變 其中,…皆為LA:, 8.如申請專·㈣7韻述之展頻時 其中,該調變單元更包括一量化器,用以 超出一臨界值時,觸發該除頻器藉由該除頻號 自該鎖相迴路之該輸出時脈進行除頻/、 對來 9· 一種展頻時脈產生器,包括·· 〜::相,迴路,用以根據一第一輸入時脈以及-第 輸入B寸脈,產生—輸出時脈; 夂第二 之間Γ延遲線路’滅於該第—輸人時脈與該鎖相迴路 一調變單元 一縮放單元 以及 一校正單元, 耦接於該延遲線路,· 間 耦接於該延遲線路能調變單元之 耦接於該縮放單元 0758-A32328TWF;MTKI-〇6-183 21 200922145 1 〇.如申請專利範圍第9項所述之展頻時脈產生器, 其中’該調變單元包括: 一二角波產生器,用以產生一三角波信號;以及 積分器,耦接於該三角波產生器與該延遲線路之 間。 器 1.如申5月專利範圍第1 〇項所述之展頻時脈產生 更包括: =振盪器,用以提供該第一輸入時脈;以及 二 除頻為,耗接於該第二輸入時脈以及該鎖相迴路 之該輸出時脈之間。 P·如申請專利範圍帛10項所述之展頻時 器’更包括: 之4仏,頻S ’㈣於該第—輸人時脈以及該鎖相迴路 之該輸出時脈之間;以及 -振靈器,用以提供該第二輪入時脈。 二-種展頻時脈信號之產生方法,包括: 提供一調變信號;以及 脈之調變信號對來自—鎖相迴路之-第-輸入時 胍之相位進行調變,以 τ 脈的頻率週期性地變化。★相迴路所產生之―輸出時 14. 如申請專利筋 產生方法,其中項所述之展頻時脈信號之 據該調變㈣而被調變。认時脈係藉由一延遲線路根 15. 如申請專利範圍第14項所述之展頻時脈信號之 183 〇758-A32328TWF;MTKI-〇6- 22 200922145 1生方法,更包括··於藉由該延遲線路調變該第一輸入 %•脈之相位之前,對該調變信號進行縮放。 I6·如申請專利範圍第14項所述之展頻時脈信號之 產生方日法’其中,提供該調變信號的步驟包括: 提供一三角波信號;以及 對該—角波彳§號進行積分,以產生該調變信號。 7·如^專㈣&圍第16項所述之展頻時脈信號之 屋生方法’更包括: 藉由—除頻器根據該鎖相迴路之該輸出時脈,產生 一第二輸入時脈;以及 哭係第二輸入時脈至該鎖相迴路,其中,該除頻 。…'根據4崎信號域由除頻 脈進行除頻,•中,X與Υ皆為整數」:輪出時 產生H如申Λ專利範圍第17項所述之展頻時脈信號之 發該除鮮當該調變信號超出—臨界值時,觸 出時==:該除頻因數μ來自該—^ 產“範圍第16項所述之展頻時脈信號之 迴路藉ΓΓ體振堡器,提供一第二輸入時脈至該鎖相 頻,f產由生一:Γ ’對該鎖相迴路之該輸出時脈進行除 馮以產生该第一輸入時脈,其 疋仃除 變信號並藉由γ$ v&n 态係根據該調 猎由除頻因數X或γ對該輸出時脈進行除頻, 0758-A32328TWF;MTKl-06-l83 23 200922145 其中:與γ皆為整數,並且χ>γ。 產生方法,^719項所叙展頻時脈信號之 發該除頻器並二註:該調變信號超出-臨界值時,觸 輸出時脈進行^頻^頻因數γ對來自該鎖相迴路之該 2—I:種時脈產生器,包括: 輸入時:相據-第-輸入時脈以及-第二 — 座玍輸出時脈;以及 之間,根變二::::輸:時脈與該鎖相迴路 以控制該輸出時脈ί:變該第-輸入時脈之相位,藉 包括:中明專利乾圍第21項所述之時脈產生器,更 一择盡器,用以提供該第一輸入時脈;以及 脈,產=第1V/以根據來自該鎖相迴路之該輸出時 I王巧弟—輸入時脈。 τ 中,範圍第22項所述之時脈產生器,其 I:::::、’該除頻器藉由除頻因數…選 該第二輸人時nr之該輸出時脈進行除頻以產生 ^ x與γ皆為整數,並且办Y。 .· D申请專利範圍第21項所述之時脈產生器 ^ .一除頻器,用以根據來自該鎖相迴路 脈,產峰訪牮 ±A 呀、成^出時 座生^亥弟—輸入時脈;以及 t 振盪盗,用以提供該第二輸入時脈。 〇758-A32328TWF;MTKl-〇6-i83 24 200922145 中,範圍第24項所述之時脈產生器,其 擇性地it 。號,5亥除頻器藉由除頻因數χ或Υ選 伴r玍地對來自該鎖 人^ 生該第—輪人時脈,直中^輸出時脈進行除頻,以產 % 八中,χ與Υ皆為整數,並且χ>γ。 26. —種時脈產生器,包括: 鎖相坦路’用以根據一第一輸入時脈以及一第二 剧日守脈,產生一輸出時脈; ⑽調變單元,用以根據具有—預設幅度的一輸入信 號供一调變信號;以及 士 一延遲線路,用以根據該調變信號調變該第一輸入 時脈的相位’以使藉由該鎖相迴路產生的輸出時脈2 頻率變化作為該輸入信號之該預設幅度變化。 〇758-A32328TWF;MTKI-06-183 25
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/940,486 US8379787B2 (en) | 2007-11-15 | 2007-11-15 | Spread spectrum clock generators |
Publications (2)
Publication Number | Publication Date |
---|---|
TW200922145A true TW200922145A (en) | 2009-05-16 |
TWI380593B TWI380593B (en) | 2012-12-21 |
Family
ID=40641945
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW097143824A TWI380593B (en) | 2007-11-15 | 2008-11-13 | Clock generator, spread spectrum clock generator and method for generating spread spectrum clock signals |
Country Status (3)
Country | Link |
---|---|
US (2) | US8379787B2 (zh) |
CN (2) | CN101436857A (zh) |
TW (1) | TWI380593B (zh) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
2007
- 2007-11-15 US US11/940,486 patent/US8379787B2/en not_active Expired - Fee Related
-
2008
- 2008-11-13 TW TW097143824A patent/TWI380593B/zh not_active IP Right Cessation
- 2008-11-14 CN CNA2008101763300A patent/CN101436857A/zh active Pending
- 2008-11-14 CN CN2008101763279A patent/CN101436925B/zh not_active Expired - Fee Related
-
2013
- 2013-01-18 US US13/744,821 patent/US8531214B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US8379787B2 (en) | 2013-02-19 |
US8531214B2 (en) | 2013-09-10 |
TWI380593B (en) | 2012-12-21 |
CN101436925A (zh) | 2009-05-20 |
US20130127501A1 (en) | 2013-05-23 |
CN101436857A (zh) | 2009-05-20 |
US20090129524A1 (en) | 2009-05-21 |
CN101436925B (zh) | 2011-10-05 |
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Date | Code | Title | Description |
---|---|---|---|
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