TW200917496A - Two-bit FLASH memory - Google Patents
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Description
200917496 79twf.doc/006 九、發明說明： 【發明所屬之技術領域】 本發明是有關於-種二位元式快閃記憶體_汕 FLASH memory)的技術’且特別是有關於—種可增進控制 閘極的可控制性(C〇ntr〇llability)之二&元式快閃“ 【先前技術】 〇 在多種非揮發性記憶體中，可不受限於電力之有益而 保存經程式化的資訊的可電抹除^可程式 (EEPROM)，已成為個人電腦和電子設備所歧採用^ 種記憶體元件。其巾’稱為記憶體」的非靜性纪 憶體由於技術日趨絲、成本下降，以成為目前市場上的 重要的記憶體元件之一。 快閃記憶體的通常是由在基底上依序堆叠之穿隨氧化 層(tunnding oxide)、浮動閘極、介電層與控制閘極所構 但是，隨著元件尺寸愈來愈小，現行的快閃記憶胞也不斷 祕良。近來發展的「二位元式快閃記憶體」大致像圖i ° 戶斤不’是一種將控制閘極1〇2製作成如魚鰭般聳立在平坦 的基底100上，而浮動閘極刚貝,j位在魚轉狀的控制閉極 102的兩側。至於閘間介電層1〇6是位於控制閑極1〇2盥 洋動閘極104之間，而源極腿和沒極祕是位在浮動 閘極104兩側的基底勘内，其間形成有—個通道區 (Channdregi〇n)U0。另夕卜，還有—層位於浮動閘極104與 底100之間的隨穿氧化層(tunneling 〇xide layer)⑴。 然而，目前為因應60nm世代的半導體製程發展，二 200917496 79twf.doc/006 位元式决閃體之通道長度必須縮減，而面臨短通道效 严(SCE)的衫響:,進而大幅降低控制閘極的可控制性 =tr〇llab山ty) ’亚因此導致記憶單元㈧⑴製程窗(_ 不足。 【發明内容】 極的供—種二位元式快閃記憶體，可增進控制閘 單元S另提供—種二位蝴_體，以提高記憶 凸出憶體，邮 7；= Ο 層疋位於拱形控制閑極與浮動閘極之間。間間）1电 出部數=離結構位於凸 可與_極_::== 接形上顧間介電層還包括位於 凸出以二ί:中’還包括-層位於浮動閘極與 在本發明之一實施例中 匕括個源極與—個汲 79twf.doc/0〇6 200917496 極，分別位於浮動閘極遠離拱形控制閑極側的上述凸出部 内。 本發明另提出-種二位元式快閃記憶體，包括具有一 個通道區(channel region)的基底、源極和汲極、兩個'浮動 閘極、一個控制閘極以及一層閘間介電層，其中前述通道 區包含第-對邊與第二對邊。前述源極和汲極分別位於通 道區之第-對邊的外側’而兩個浮動閘極則是分別設置於 通道區的之第-對邊的_。至於控制·是位於浮動問 極之間’其中控制閘極更包括兩個側部(side p〇rti㈣，這些 側部設置在通道區之第二對邊的相並延輕基底内 閘間介電層則位於控制閘極與浮動閘極之間。 在本發明之另-實施财，上述閘間介電層還 於控制閘極與通道區之間。 在本發明之另—實施例中，還包括—層位於浮 與通道區之間的隧穿氧化層。 ] Ο 在本發明之另一實施例中，上述浮動 之上或在基底之中。 Μ现基底 多晶^本發明之财實施财，上料_極的材料包括 多晶^本發日狀所有實施财，上述控制閘_材料包括 結構在本發明之所有實施例中，上述閘間介電層包括圖 本發明之二位元式快閃記憶體因為採用類似㈣的控 200917496 79twf.doc/006 =極’並減巾靠近通道區的辦陳雜，來增 制閘極的可控制性，進而提高記憶單元製程窗。 卫 為讓本發明之上述特徵和優點能更明顯易懂，下文 牛較佳實施例’並配合所_式，作詳細說明 、 【實施方式】 下文帽參看關，以便更加充分地 圖中顯示本發明之多個實施例。然而 Γ 來實現:且，應將其轉為限於本文戶“Μ 實際上，提供这些實施例以使得本發明詳盡且完整， =本發明L完全傳達輯屬技術領域中 =識者。在圖式中1明柄見可能將各層以及區域的尺 寸以及相對尺寸作誇不。 應瞭解，儘管本文中可使用「第_」、「第二」等用語 ^描述各種元件、區域、層以及/或部分，但是上述用語不 二限制這種兀件、區域、層以及/或部分。這種用語僅用以 =元件、區域、層或部分_於另—元件、區域、層或 +刀。因此，在不麟本發明之教示的情況下，以下所述 之弟-兀件、區域、層或部分可稱為第二元件、區域、層 或部分。 圖2是依照本發明之第一實施例之—種二位元式快閃 記憶體的立體結構示意圖，其巾省略部分構件，以使圖式 更清楚。而圖3是圖2之m-III線段的剖面圖、圖4是圖 2之IV-IV線段的剖面圖。 請先參照圖2，第-實施例之二位元式快閃記憶體包 200917496 79twf.doc/006 /、有-個凸出部202 #基底200、一個拱形控制開極 (a職te歸如丨gate)綱、聽浮動閘極娜以及—層間間 介電層208。财的拱形控制閉極204橫跨凸出部2〇2並 覆盍凸出部202之相對側壁21〇，而浮動閑極2〇6分別設 置於拱形控制閘極2〇4的兩側之凸出部加頂面212上。 至於閘間"電層208是位於拱形控制閘極綱與浮動間極 206之間。上述浮動閘極2〇6的材料例如是多晶石夕或其它 適口的材料、拱形控制閘極綱的材料例如是多晶石夕或其 它適合的材料、閘間介電層2〇8例如是〇N〇結構或其它 適合的材料。 然後，請參照圖3，第一實施例中還包括一層位於浮 動閘極206與凸出部2〇2之間的隨穿氧化層214，以及分 別位於，動閘極206遠離拱形控制閘極2〇4側的凸出部 2〇2内還包括-個源極216a與―個没極
CJ 同日年’凊參照圖4，第—實施例的基底2〇〇還可包括 =固如淺溝渠隔離結構(STi)之隔離結構218，而這些隔離 :構218是位於凸出部搬的相對側壁210並圍繞拱形控 後= 204。而上述閘間介電層2〇8有可能因為製程的關 ”遇匕括位於拱形控制閘極204與凸出部202之間。 Θ 5則疋本發明之第一實施例的一種變形例，其中使 用與圖/相_元件符縣表示相同的構件。” «圖5可知’其與第—實施例的差異在於隔離結構218 ^面與浮動閘極挪的頂面齊平；相較下，第一實施例 的隔離結構218的頂面則是低於浮動閘極206的底面。 200917496 79twf.doc/006 以下列舉一種製作類似第一實施例之二位元式快閃 記憶體的步驟，但並不表示只能用以下步驟來製作本發明 的二位元式快閃記憶體。 圖6A至圖6H是依照本發明之第二實施例之—種二 位元式快閃s己憶體的製造流程立體圖。
請參照圖6A，提供一個基底6〇〇，其中具有數個隔離 結構602，如淺溝渠隔離結構。而在隔離結構6〇2之間即 為基底600中的凸出部604。 然後，請參照圖6B，於凸出部604表面形成—層薄 薄的隧穿氧化層6G6 ’再在隨穿氧化層_上形成朝第一 方向延伸的第一導體層608。 隨後，請參照圖6C，於隔離結構6〇2上形成一声 電層610 ’這層介電層61〇與第一導體層6〇8的頂部二致 齊平。然後，於基底_上形成-層第-罩幕層612，這
覆蓋介電層610與第一導體層_，其 幕層612㈣射叹光阻、氮切或者其他適 =，請參照圖6D，將前述第一罩幕層612圖案化 成為朝弟—方向延伸的兩個條狀罩幕⑽，並 [ 刻罩幕，去除露出的第—導體” 作為钱 層606。於本實施例中，第—方;及j下的隨穿氧化 _過後，即完成兩個朝第—方向延相直。 之後，請參照圖6E，移除上 動閘極608a。 外側之凸出部6〇4二=^=極 79twf.d〇c/〇〇6
200917496 。…>後，於浮動閘極6〇如外 一介電層614，其中形成介 凸出相4上填入另 的曝光顯影和沉積制$ 方法，可使用習知 隨後，請參述。 制閘極區域的第暮:基底_上形成-層定義出控 介，二覆蓋 2是光阻、氮切或者其他適合的材料料 =㈣編刻罩幕’去除露出的介電層61〇及:: :: ::離結構602。蝕刻過後，會在基底600上形成 朝弟一方向延伸的—個類似拱形的空間6加。 接著，請參照圖6G，移除上一圖中的第二罩幕声 616 ’再形成一層閘間介電層622，覆蓋浮動閘極繼^ 面，上述閘間介電層622例如是〇N〇結構。 最後’請參照圖6H，在空間620中形成拱形控制問 極 624 〇 圖7是依照本發明之第三實施例之一種二位元式快閃 記憶體的立體結構示意圖。 請參照圖7，第三實施例之二位元式快閃記憶體包括 具有一個通道區(channel regi〇n)7〇2的基底700、源極7〇知 和汲極704b、兩個浮動閘極706、一個控制閘極7〇8以及 一層閘間介電層710 ’其中前述通道區702包含第—對邊 712與第二對邊714。前述源極704a和汲極704b分別位於 通道區702之第一對邊712的外側’而兩個浮動閘極706 則是分別設置於通道區714的之第一對邊712的内側，且 11 9twf.doc/006 Ο Ο 200917496 可如本圖位於基底7GG之上；或在基底之中。至於 =極是位於浮動閘極寫之間，其中控制閘極观工 更υ括兩個側部(sldeportion)716，這些側部716設置 逼區702之第二對邊714的外侧並延伸至基底内。而 閘間介電層710則位於控制閘極與浮動間極寫之 間。此外’閘間介電層71〇還可位於控制閘極·與通道 區:〇2之間。在圖7中還包括一層位於浮動閘極7〇6與通 =品702之間的随牙氧化層718。上述浮動閘極观的材 枓例如是多㈣或其它適合的材料、控彻極·的材料 =疋多晶料其它適合的㈣、_介電層谓例如是 ΟΝΟ結構或其它適合的材料。 综上所述，本發明之特點在於將二位元式快閃記憶體 ^二制閘極的兩端另增加兩個側部，使其變成類似拱开; 以便將通道區包圍，來增進控制閘_可控制性， 亚藉此提高記憶單元製程窗。 雖然本發明已以較佳實施例揭露如 3ίΓ’任何所屬技術領域中具有通常知識ί = ^之精神和範_，t可作些許之更動與潤飾， 為準。| ㈣當視後附之巾請專利範圍所界定者 【圖式簡單說明】 圖1是習知的—種二位元式快閃記憶體的立體結構示 思圖。 圖2是依照本發明之第一實施例之一種二位元式快閃 12 79twf.doc/006 200917496 記憶體的立體結構不意圖。 圖3是圖2之ΙΙΙ-ΙΠ線段的剖面圖。 圖4是圖2之IV-IV線段的剖面圖。 圖5則是本發明之第一實施例的一種變形例。 圖6A至圖6H是依照本發明之第二實施例之一種二 位元式快閃記憶體的製造流程立體圖。 圖7是依照本發明之第三實施例之一種二位元式快閃 記憶體的立體結構不意圖。 ^5 【主要元件符號說明】 100、200、600、700 :基底 102、504、708 :控制閘極 104、206、608a、706 :浮動閘極 106、208、622、710 :閘間介電層 108a、216a、618、704a :源極 108b、216b、618、704b :汲極 110、702 :通道區 Q 112、214、606、718 :隧穿氧化層 202、604 :凸出部 204、624 :拱形控制閘極 210 :相對側壁 212 :頂面 218、602 :隔離結構 608 :第一導體層 610、614 :介電層 13 200917496 79twf.doc/006 612 :第一罩幕層 612a :條狀罩幕 616 :第二罩幕層 620 :空間 712 :第一對邊 714 :第二對邊 716 :側部
Claims (1)
- 79twf.doc/〇〇6 200917496 、申請專利範圍： 憶體，包括 11± 凸出部； 毛、形控制閘極，橫跨 之二相對側壁； 、75亥凸出部並 L 種—位元式快閃記 一基底，該基底具有 3野侧壁； …，一延伸覆蓋該凸出部 頂面上；=極’5又置於該接形控制閉極兩側之該凸出部 Ο Ο 之間。h丨電層’位於該挺形控制閘極與該些浮動閑極 土並園繞該拱形控制閘極。 …凸出邛的該些相對側 3’如申凊專利範圍第2項 '、中該些隔離結構的頂70式快閃記憶 4,如申請專利範圍第^面^些净動閘極的頂面齊平。 體，=該些隔離結構的頂面記憶 體，===所述心== 出部之間。 a L括位於5亥拱形控制間極與該凸 6·如申請專利範圍第 體，更包括1穿氧Π 所述之二位元式快閃記憶 之間。隨牙魏層，極與該凸出部 7.如申請專利範㈣！ 體’更包括―源極鱼—位疋式快閃記憶 。及極，刀別位於該些浮動間極遠離 15 79twf.d〇c/〇〇6 200917496 该拱形控制閘極_該凸出部内。 體，專f範圍第1項所述之二位元式快閃記憶 體其中遠些洋動閘極的材料包括多晶石夕。 體，=專絲圍第1項所述之二位元式快閃記憶 體=中該拱形控制問極的材料包括多晶石夕。 體，第1項所述之二位元式快閃記憶 體其中該_介電層包括〇N〇結構。 一種二位元式快閃記憶體，包括： -第二具有―通道區，該通道區包含—第—對邊與 外側.原極#及極’分別位於該通道區之該第一對邊的 内側；子動閉極77別°又置於該通道區的之該第一對邊的 -控制閘極’位於該些浮動_之間，其中 極更包括兩側部，該些側部設置在該通道區二 的外側並延伸至該基底内；以及 -弟一對邊 該，之間。 f間其刪間介電層更包括位於該控‘ 13.如辛請專利範圍第1〗項所述之二 體’更包括-随穿氧化層，位於該也浮=式快閃記憶 之間。 與該通道區 16 200917496 79twf.doc/006 14. 如申請專利範圍第11項所述之二位元式快閃記憶 體，其中該些浮動閘極位於該基底之上。 15. 如申請專利範圍第11項所述之二位元式快閃記憶 體，其中該些浮動閘極位於該基底之中。 16. 如申請專利範圍第11項所述之二位元式快閃記憶 體，其中該些浮動閘極的材料包括多晶矽。 17. 如申請專利範圍第11項所述之二位元式快閃記憶 體，其中該控制閘極的材料包括多晶矽。 18. 如申請專利範圍第11項所述之二位元式快閃記憶 體，其中該閘間介電層包括ΟΝΟ結構。 17
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