TW200907631A - Method and system for analog frequency clocking in processor cores - Google Patents

Description

200907631 九、發明說明： 【發明所屬之技術領域】 本發明大體係關於資料處理系統，且更特定言之，係關 於處理器核心中之頻率時脈。更特定言之，在較佳實施例 中，本發明係關於在多晶片/多核心處理器中之類比多頻 率時脈。 本申請案係關於同在申請中之申請案（代理人案號 YOR920060366US1)- Method and system for Digital frequency Clocking in Processor cores”(；與本申請案一起提 出申请），該申請案之全部揭示内容以引用之方式併入本 文中。 【先前技術】 由於處理器頻率縮放不能夠再滿足之產業效能發展，故 伺服器開始利用多核心處理器晶片之多重性以繼續增強效 能□同樣，與遍及多晶片及多核心處理器伺服器的高頻率 時脈之輸出相關聯的增加的難度及硬體成本以及信號完整 性考慮可使得此為用於未來伺服器系統的難以維持之長期 策略。用於時脈分配之目前技術狀態係基於使用傳輸線之 高速度類比信號。由於集膚效應、媒體及連接器損粍、串 擾终止失配等，此技術在可縮放性方面受限。現今大伺 服器含有（例如）大於10個通常含有兩個核心之處理器晶 二夕期望晶片及每晶片之核心二者在未來將提高。用於包 二夕個核心之多個晶片的高頻率時脈（>5-10 GHz)之傳輸 藉由已知廣泛技術及連接器係不可行的。在一緊密轉接^ 130146.doc 200907631 式中操作此組態（諸如對稱式多處理器（SMp))之將要 求新時脈範例。 由於微處理晶片隨核心越多而越大，在整個晶片上區域 數可變性意味著每一核心將在不同晶片電壓及時 :置下具有最佳電力/效能度量。針對多核心系統 之母-核心獲得最佳效能現今係不可行的。單獨核心電 ^域為已知心為目前技術狀態，但其僅可㈣最佳化晶 片級之電力且不獲得最佳效能。每—核心具有單獨頻域之 ρ服為系統極其複雜且不在產f中實踐。舉例而言，要求 I明片外及日日片上振篕器。在多個振盈器下用於減 二之展頻時脈使得，，同步擴展"極其困難或不可能。先前技 :係基於時脈信號在整個佈線網路上之分配⑽為時脈 )。隨著多核心多處理器中核心數目之增長 增長極大複雜性，引妞器舌a μ π 引起咸重晶片配置設計困難且轉化為對 取終產品良率之減損及相關之製造成本之提高。 【發明内容】 Ο 哭毛月之目“為提供用於多個多核心處理器晶片飼服 °σ及計算平台令處理器時脈之方法及系統。 ί:明之：—目標為獨立於其他處理器核心實現多個處 理盗核心之母一去夕w /+ t 考之取佳頻率效能。

本發明之又一目押炎, A T馮、，，坐由多級聯類比樹分配網路盥數位 :分配網路之組合達成向多核心處理器晶片之每一核心 之時脈分配。 此專及其他目標可益 J藉由用於處理器核心_頻率時脈之方 130146.doc 200907631 法及系統而達到°提供至少-個處理器核心、，該至少_ 個處理器核心具有用於產生在-可變頻率下之類比輪出時 脈信號之時脈子以。數位頻物财料及減信號二者 傳輸至該至少—個處理器核心且該處理器核錢用所接 收類比信號及數位頻率控制資料來設定時脈子系統之輸出 時脈信號之頻率。在一較佳實施中，多個核心經非同步地 計時且核心頻率經獨立地設定。 又’在較佳實施例中’提供複數個處理器核心處理器

核心之每一者具有用於產生在一可變頻率下的類比輸出： 脈信號之各料脈子系統。在此較佳實施财，類比信號 及個別數位頻率控制資料傳輸至每一處理器核心；且每一 處理器核心接收傳輸至核心之類比信號及數位頻率控制資 料，且使用所接收類比信號及數位控制資料來局域地（在 核。上）α又疋處理器核心之時脈子系統之輸出時脈信號之 頻率。 本發明之較佳實施例提供具有單個系統參考振盪器之計 算系統（伺服器）時脈子系統解決方案，其可經擴展（針對展 頻）以滿足ΕΜΙ要求。本發明達成經由至每一核心之經典多 級聯類比樹分配網路及數位資料分配網路而達成至每一核 〜之4脈分配。每一核心採用兩個輸入以產生用於核心之 精確頻率時脈，其對於該核心而言可為唯一的。局域核心 時脈合成器頻率由數位控制資料確定，該數位控制資料結 合類比核心時脈輸入使用以使用數位信號處理或其他數位 方式來設定操作之精確核心頻率。可基於由伺服器製造者 130146.doc 200907631 設定之策略來建立頻率。舉例而言，可基於所有 Γ之操作之特定電壓而設定頻率為每-核心之最大能 力。 頻率控制資訊發误主 、至母一核心作為中等速度（10-100

Mb/s)數位資料字，藉

避免回速度類比信號傳輸之問 題。頻率控制資訊由於装A ^ 々其為數位資料之形式故具有高雜訊

抗擾性及低信號失真。頻率控制資訊作為個別控制資料字 (資料κ送至每一核心、。資料鎖存於飼服器⑽之 核心"時脈合成器記憶體"中，其含有在伺服器令用於每一 核二之關鍵晶片資料（咖）。單個系統參考振盪器設定為 中等頻率（HMGO MHz)，其經由類比傳輸線技術、鎖相迴 路(PLL)及重驅動電路而分配至每一核心。在單個核心時 脈合成器之前將類比時脈信號頻率保持為中等以避免高速 度失真效應。 持續地需要系統參考時脈、晶片時脈及通用核心時脈信 號以維持穩定核心時脈。然而，基本核心操作頻率很少改 變（除某些展頻技術之外）以使得速度v資料改變為很少的且 僅週期性v資料更新足以產生用於每一核心之時脈。 每一核心與其他核心之每一者且關於局域快取記憶體而 非同步地執行。應瞭解，一旦晶片之不同區域為非同步， 則將要求一些交握/緩衝以在區域之間轉移資料，因此將 存在一些添加之潛時。已知最小化此潛時之技術。然而， 在核心之最大頻率下操作每一核心之淨效能增益將為大量 的（10-20%)。 130146.doc 200907631 :發=應用於使用多微處理器核心石夕晶片之任何處理 例而言，用戶端1"平台、儲存控制器、資料通信 本發明之另外利益及優點 出之實施方式而顯而易見， 實施例。 將由考慮以下參照隨附圖式給 圖式指定且展示本發明之較佳 【實施方式】

士圖1說明由多個微處理器（uP)晶片（N) i 02構成之具有内部 時脈功能(例如’數位信號處理器、DSP、核心時脈產生器 等）之典型計算飼服器100,該等内部時脈功能利用饲服器 參考振盪器（vR)作為基礎系統時脈。在MCM或系統板上之 主控PLL及分配ASIC(特殊應用積體電路）倍增參考時脈信 號'重驅動參考時脈信號且分配參考時脈信號至多晶片模 組（MCM)或系統板中之每一 uP晶片。主控pLL及分配asic 之輸出為在整個處理器晶片上分配之晶片時脈信號卜 參考振蘆盗104 脈頻率（vR)為相對低頻率（通常10—100 MHz) ’以使得其可易於被導引遍及pc板，而無顯著信號 降級’又足夠快以實現可行增頻轉換比率，以確保⑽高速 度時脈（通常5-10 GHz)係穩定的且保持於平台偏差要求（通 常10-100 ppm(百萬分率）内。分配網路一般為點對點的（圖 1中說明），以獲得最佳參考時脈完整性，其中在增頻轉換 點處重驅動信號。第一增頻轉換及重驅動點為用於為祠服 器中母一微處理器晶片產生晶片頻率（vch)時脈之主控 106。主控PLL不僅重驅動信號而且使參考振盪器通常乘2_ 130146.doc -10- 200907631 1〇X。繼而由第二級分配ASIC於晶片内分配uP晶片時脈信 號，以供每一核心時脈合成器使用以產生基本核心時脈， 如下文所描述。 圖1亦展不經由適當控制器介面110、112及114自UP晶片 至1/0子系統、系統記憶體及外部系統叢集組織（clustering _)之互連。叢集組織用以使多個MCM互連於一起以建 冓車乂大的夕處理器伺服器，其中以一對稱式多處理（SMp) 組癌連接MCM。在—SMP組態中，記憶體與SMp内所有處 理器相干。在此情形下，所有MCM與單個參考振盪器 1〇4(圖1中繪示在MCM外部）同步。 本發明之較佳方法亦可使用於在多個單個晶片模組 (SCM)上所含有的up晶片之組態上，肖等單個晶片模組安 裝於共同玻璃環氧樹脂印刷電路（pc)板上。此替代封裝組 態可使用於較小系、统。在此情形下，分配Asic亦安裝於系 統板上之SCM中且至每一處理器晶片之互連經由系統 佈線實現。 MCM及/或pC板含有用於伺服器中每一核心之關鍵核心 頻率-貝料（VCD)。此資訊通常維持於串聯電可擦除可程式 唯讀記憶體（SEEPROM)中。此SEEPR〇M含有用於每一連 接之處理器（核心）之關鍵核心頻率資料（v資料）。，，v資料，，為 最佳處理器（核心）頻率連同適當晶片及核心之識別（Id)之 數位表不。對於晶片上所有核心而言，識別資訊用以確保 正確VCD經傳輸且儲存於每一晶片上之vcd介面功能中。 VCD衍生自由伺服器元件（SE)收集之頻率特性化資料、電 130146.doc 200907631 壓特性化資料、電力特性化等。 =資料進行分析且重新格式化且經由適當數位介面 歹，I2C)將身料載人至系統咖職中。使用由㈣ 集及:刀析之資料之總體來為每一核心設定最佳頻率、電愿 等以達成可能之最高效能或由用戶端建立之其他策略。與 現今向所有核心傳輸相同類比時脈信號之方法相比，本發 明的新穎態樣為使用資料來結合經增頻轉換之參考時脈局 域地（在核心内）產生最佳處理器頻率。

用於每-核心、/晶片之資料可在製造過程中於晶片測試/ 鑑認階段期間獲得或在词服器的開機序列期間作為訓練範 例之部分而獲得。後者方法將為伺服器之初始化及設置過 程之部分。 具有多核心⑷及共用咖取記憶體之代表性飼服器處 理器晶片（用於典型伺服器之若干處理器晶片中之一者）組 態說明於圖2中之處。處理器晶片内之四個核心時脈合 成器202借助晶片上含有之第二級分配網路自第二級及 分配ASIC 2〇4接收通用核心時脈（v⑻。使用多點匯流排 (已說明）或點對點星形互連將通用核心時脈信號（v gc)傳輸 至每一核心。第二級分配ASIC 2〇4提供必要頻率增頻轉換 以產生通用核心時脈（通常1 〇_2〇x)、重驅動電路及產生用 於VCD介面功能之時脈（v ch)。 VCD介面功能含有至SEEPR〇MiVCD介面（參看圖〇以 接收且儲存用於設定晶片内之核心之每—者之精確頻率之 適當資料以及適當Id。VCD介面功能訊問SEEpR〇M且獲 130146.doc •12- 200907631 得用於其核心之適當資料（通常，經由I2C介面）。除uc介 面之外，其可含有一些SRAM及狀態機或小控制器來執行 此功能。VCD介面功能亦藉由僅傳輸v資料至適當核心合 成器來執行分配功能。 包括關於晶片及模組序列號之唯一晶片及核心Id來作為 v資料内容之部分。此核心Id*VCD介面功能使用以導弓丨 資料至適當埠。舉例而言，意欲用於核心"〇 ”之v資料導引 至埠"DO"(圖2)。v資料儲存於時脈合成器中且用作處理器 () 時脈頻率資料直至其由晶片上之VCD功能更新。若未出現 改變’則無資料自VCD介面功能或SEEPROM發送。v資料 不持續地發送，而僅在其經更新時持續地發送。此與信號 必須持續發送之目前類比技術狀態形成對比。然而，持續 地發送類比時脈以確保穩定核心時脈。 每一核心2〇6由微處理器、專用快取記憶體2丨〇及核心時 脈合成态202組成。核心頻率由用於每一核心之核心時脈 合成斋及VCD中數位v資料設定。每一核心可能具有不同 〇 頻率设疋。處理器晶片内核心之數目由技術及製造過程能 力確疋。出於說明目的’圖2中展示四個。本文描述之技 術方法易於隨未來將可能增加的核心之數目而縮放。晶片 200亦含有至I/O、記憶體及組織控制器之適當介面2丨〇、 212 ' 214 ° 核心時脈合成器之設計說明於圖3中3〇〇處。其包含電壓 控制南速度振盪器（VCO)302、低通濾波器（LpF)3〇4、數位 控制整數N除頻器306及調變器（Deita-Sigma 130146.doc -13- 200907631 modulator)310以及數位信號處理器（DSp)312。此配置為已 知ΔΣ分數N合成器之變型’可使用其來調諧每一核心時脈 以南於且低於伺服器之通用核心時脈操作頻率而操作。 vco操作範圍、中心頻率及電壓頻率轉換特性為vc〇設計 &技術之功能。藉由以精確增量向上或向下改變類比控制 電壓來調諧VCO為精確分數頻率以達成所要頻率。 VCO之核心時脈輸出之部分發送至整數N除頻器，整數 N除頻器將傳入核心時脈頻率除以來自ΔΣ調變器之整數n 〇 值。ΔΣ調變11提供時間離散整數值之輸出位元流以使得除 頻比之平均值等於輸入所要分數除頻比。由DSP產生所要 分數除頻比。DSP 312轉換所h資料數位頻率值為適當分 數除頻比以產生所要最佳核心頻率。可基於所要通用核心 頻率在工廠設定參考頻率，該通用核心頻率為用於確定所 要分數除頻比之基礎。 整數N除頻器302之經除頻的輸出信號為在類比相位偵測 器314中與通用核心頻率”vgc”相比之相位。若兩個信號匹 C) 酉己，則不產生頻率校正信號且時脈合成器核心輸出等於由 至DSP之核心v資料輸入界定之所要核心頻率。若存在失 配，則產生校正信號電壓，其通過低通遽'波器（LpF)3〇4以 在施加至電壓控制振盘器（彻)3〇2之前移除高頻率雜訊。 誤差信號引導VCO在方向上改變其輸出頻率以驅使校正信 號為零且達成在相位偵測器處之頻率匹配。 由於每-核心可能在不同頻率下，故可能減輕與電磁干 擾_)相關聯之任何問題且最小化對展頻技術之需要。 130146.doc .14- 200907631 ::可m新穎展頻技術，其對於現今之技術而言 制暫二稱自資料控 以—·貝枓值對稱地添加且減去預定量。此可 ::實現以使得平均值總是保持與基本v資料值相 地二-核心時脈頻率(vco輸出)將基於為每一核心獨立 $擇之展頻振盪頻率而在平均頻率值周圍㈣。此方法 。展頻方法對於每—核心為非同步#，藉此降低總

二。替代方法為對於每一核心而言具有相同的展頻振盈 步率。譜波顫動‘驅動器_調變器固有的，藉此消除添加 外部顫動調，變器以實現展頻Ε Μ ί減輕之需要。 另-方法為使參考振盪器在其平均值周圍變化。此變化 將改變用於相位偵測器中之比較的頻率基礎，使得vc〇核 心頻率改變。 圖4在400處說明替代處理器晶片組態（與圖2相對），其 中多核心群402、404共用L2快取記憶體4〇6、41〇。晶片 4〇〇亦含有至1/0、記憶體及組織控制器（未展示）之適當介 面。通用核心時脈信號（v gc)星形連接至每一核心時脈合 成器412。晶片時脈(v ch)展示為自主控pLL及分配as圯直 接連接至VCD介面功能414，但可能包括在接合點處之重 驅動電路。已針對圖2討論之數位時脈屬性及功能亦應用 於此組態。視快取記憶體中之區域可變性而定，圖4中之 組態可具有共同L2快取記憶體時脈頻率或單獨頻率。此配 置對於佈線資源為最佳的··局域處理器/L1快取記憶體時 脈網格，及Vdd(電源電壓）網格。 130146.doc -15- 200907631

如圖3中所展示，多核心處理器晶片上自vc〇至每一核 。或任何核、群或核心子集之輸出信號提供天然互連組 織其使彳寸局域可定址開關或π閘控制"能夠選擇性地關閉 至該核心或核心群之任何路#。實際上，由於本發明教示 不基於使用變化電源供應或電力網格電壓或者變化Vdd之 時脈頻率控制之方法，故關閉局域核心時脈實現細粒度電 源管理而不誘發在電力網格供應電壓中之電力波動。以此 方式，工作負荷監視器經由自動感測器電路可關閉閒置核 〜，或重新分配工作負荷以在最小實際可能電力點下最佳 化效能。本發明辨識且特別指出消除與電壓（或電力）網格 變化或電壓島設計相關聯之雜訊影響的顯著可區分之優 點，該電壓島設計在先前技術方法中使用於時脈頻率變化。 圖5在500處說明另一替代處理器晶片組態，其中多核心 群502、504共用L2快取記憶體506、51〇及共同之局域時脈 產生器5 12、514。在此組態中，具有四個核心之每一核心 群含有一個時脈產生器。圖5展示核心時脈經多引線至兩 個核心但可使用其他互連拓撲（例如，星形）。晶片亦含有 至I/O、記憶體及組織控制器（未展示）之適當介面。已針對 圖2討論之數位時脈屬性及功能亦應用於此組態。此組熊 具有用於核心區域及局域共用快取記憶體之共同局域頻 率。核心或核心群之時脈粒度取決於技術可變性、核心大 小等性質。 活 及 本發明實現現今技術狀態不容易可用之可縮放性刀 性等級。舉例而言，在本發明中，可藉由變化局域铜 130146.doc •16· 200907631 ㈣(電源電壓)來確定最佳化核心操作頻率，且本 現最佳操作條狀料校準⑶處理器電料時間 操作條件降級）。 '"兄 呈Γ::實現冗餘時脈—亦即，每一局域時脈產生器可 ^旁路模式，以允許通用系統時脈或另—核心時脈在 2域時脈產生器電路發生故障（或在早期mfg中展示Μ

= 之情形下使用。在本發明中，時脈資訊為相對低速度 之數位格式（資料）。 < X 本發明中可使用不同類型之快取記憶體。舉例而言，本 發明可以與核心同步但具有與核心分離之Vdd之核心快取 2憶體㈣而使用。本發明亦可以非同步地在—組處 二共用之快取記憶體使用；本文展示為在一系統頻率㈣ 下執仃，但快取記憶體亦可具有局域、獨立時脈產生器。 ,本發明中’不同核心/區域/快取記憶體可具有不同 Ο 驅動二率’且局域時脈網格可由(例如)局域時脈源 “晶片時脈網格可由全域晶片時脈驅動。本發明 哭;追ί系統參考振盈器之全域展頻，每一局域時脈產生 =退㈣統參考„器擴展以避免I，相位外擴展”問題。 本本發明t，亦可使用經由DSP之數位展頻技術。 發月之態樣可實施於雷腦 包含實規…中，電腦程式產品 文描述之方法之所有各別特徵，且當載入 =系統中時，能夠執行此等方法。當前上下文中之電 二…軟體程式、程式或軟體意謂以任何 或表示法進行的任何表達，其具有意欲使得具有 130I46.doc 200907631 能力之系統直接地或者在以下的一者或二者之後執行特〜 功能的一組指令··（a)轉換為任何語言、程式碼或表示法弋 及/或（b)以一不同材料形式再生。 儘管如此，本文揭示之本發明經充分計算以實現上文所 述之目標，應瞭解，可由該等熟習此項技術者設計許多^ 改及實施例，且附加申請專利範圍意欲覆蓋屬於本發明/ 真實精神及範疇之所有此等修改及實施。 【圖式簡單說明】

圖1展示處理器子系統之類比多頻率時脈。 圖2說明處理器晶片之類比多頻率時脈。 圖3展示實施本發明之局域核心時脈合成器。 圖4展示多核心群共用£2快取記憶 ,,„ <管代處理器組 域時脈產 圖5說明多核心群共用L2快取記憶體及共同局 生器之另外替代處理器組態。 ° 【主要元件符號說明】 100 計算伺服器 102 微處理器晶片 104 參考振盤器 106 PLL 110 控制器介面 112 控制器介面 114 控制器介面 200 晶片 130146.doc -18- 200907631

L 202 核心時脈合成器 204 分配ASIC 206 核心 210 介面/專用快取記憶體 212 介面 214 介面 302 電壓控制高速度振盪器 304 低通濾、波器 306 數位控制整數N除頻器 310 ΑΣ調變器 312 數位信號處理器/DSP 314 類比相位偵測器 316 資料控制暫存器 400 晶片 402 多核心群 404 多核心群 406 L2快取記憶體 410 L2快取記憶體 412 核心時脈合成器 414 VCD介面功能 502 多核心群 504 多核心群 506 L2快取記憶體 510 L2快取記憶體 130146.doc -19-

Claims (1)

1. 200907631 十、申請專利範圍： 一種用於一處理器核 步驟： 心中頻率時脈之方法 其包含以卞

   提供至少一伽忐τβ。 夕個處理器核心 有—用於產生—；*： i王在一可變頻 時脈子系統； ’該至少一個處理器核 率下之類比輸出時脈信 心具 向該至少-個處理器核心傳輸： :)-在一給定頰率下之類比信號，及 11)數位頻率控制資料；及 該至少一個處理器核心： 1)接收該類比信號及該數位頻率控制資料，及 1〇使用該類比信號及該數位頻率控制資料來設定該 時脈子系統之該輪出時脈信號之該頻率。 2.如w求項1之方法，其中該處理器核心、在一處理器晶片 上，且遠處理器晶片包括一晶片分配asic，且該傳輸步 驟包括以下步驟： 傳輸一具有一給定頻率之類比晶片參考信號至該晶片 分配ASIC ;及 該晶片分配ASIC : >i)產生-輸出核心通用類比信號，該核心通用類比 仏號具有一大於該晶片參考信號之該頻率之頻率，及 Π)傳輸該核心通用類比信號至該至少一個處理器核 心 〇 3.如請求項2之方法 其中該處理器晶片在一處理器模組 130146.doc 200907631 上且該處理器模組包括—模 卟曰μ Α〜 供組分配ASIC ’且傳輪蚱臃 比曰曰片參考信號之該步驟 1寻㈣類 傳仏一目士 少鄉包括Μ下步驟： 輪/、有一界定頻率之 分配ASIC ;及 要參考k號至該模組 5亥模組分配A SIC : i)產生該類比晶片參 之該頻率大於唬，該類比晶片參考信號 該主要參考信號之該頻率，及 u)傳輸該類比晶片來考 4如上主ΐ s 号t就至該晶片分配ASIC。 4. 如4求項1之方法，其中： l "亥提供步驟包括提供 處理器核心之每m ;處心核心之步驟’該等 .者/、有—用於產生一在一可變頻率下 比輸出時脈信號之各別時脈子系統；且 該傳輸步驟包括以下步驟： ’、 i)傳輸一具有_仏宏相，玄，> + 分配ASIC，及 疋頻率之類比參考信號至一核心 ϋ ,、、：)該核心分配織產生-輸出核心通用信號，該核 ^通用k號具有一大於哕夂者 ^ A於。亥參考k旎之該頻率之頻率，且 傳輸該核心通用户妹5 ^ 用乜唬至s亥複數個處理器核心之每一 5. 如請求項4之方法，其中： X提供步驟包括提供一另外的分配ASIC之步驟；及 輸X類比參考信號至該核心分配asic之該步驟包括 以下步驟： 0傳輸-具有-界定頻率之類比主要參考信號至該 另外的分配ASIC，及 130146.doc 200907631 ii)該另外的分配ASIC產生該類比晶片參考信號，該 晶片參考信號之該頻率大於該類比主要參考信號之該頻 率’且傳輸該類比晶片參考信號至該核心分配ASIC。 6. 一種用於一處理器核心中頻率時脈之系統，其包含： 在至少一個處理器核心上之至少一個時脈子系統，其 用於產生一在一可變頻率下之類比輸出時脈信號； 一數位傳輸網路，其用於向該至少一個處理器核心傳 輸數位頻率控制資料； Ο 一類比傳輸網路，其用於向該至少一個處理器核心傳 輸一在一給定頻率下之類比信號；且其中 β亥至少一個時脈子系統包括： 0—接收器’其用於接收該類比信號及該數位頻率 控制資料，及 u)一局域時脈合成器，其用於使用該所接收類比信 號及該數位頻率控制資料來設定該處理器核心之該時脈 子系統的該輪出時脈信號之該頻率。 ϋ 7·如請求項6之系統’其中該至少-個處理器核心在一處 理器晶片上，且該類比傳輸網路包括： 在》亥處理益晶片上之晶片分配ASIC，其用於接收一 具：-給定頻率的晶片參考類比信號，且用於產生—具 有-大㈣^參考信號之該頻率的頻率之核心通用類 比信號；及 2連接，其用於自該晶片分配ASic向該至少—個 地理器核心傳輪該核心通用類比信號。 I30146.doc 200907631 8. 如凊求項7之系統，其中該處理器晶片在一處理器模組 上’且該類比傳輸網路進一步包括： 在該處理器模組上之模組分配ASIC，其用於接收一 具有一界定頻率的類比模組參考信號，且用於產生該晶 片參考#號，該晶片參考信號之該頻率大於該類比模組 參考信號之該頻率；及 第一連接，其用於自該模組分配ASIC向該晶片分配 ASIC傳輸該晶片參考信號。 9. 如請求項6之系統，其用於複數個處理器核心中之頻率 時脈，且其中該等處理器核心之每一者包括一用於產生 一在—可變頻率下的類比輸出時脈信號之各別一時脈系 統，且其中： 3亥數位傳輸網路傳輸數位頻率控制資料至該複數個處 理器核心； 3亥類比傳輪網路傳輸類比信號至該複數個處理器核 心；及 〇° 乂 忒等處理器核心之每一者接收數位頻率控制資料及該 等類比信號的一者，且使用該所接收數位頻率控制資料 斤接收類比號以設定該等處理器核心之該每一者 的該時脈系統之該頻率。 10. 如請求項9之系統，其中： 該類比傳輸網路包括： ο—第一級分配ASIC ,其用於接收一具有一給 率之參考類比信號，且用於產生—具有—大於該:考類 130146.doc 200907631 比信號之該頻率的頻率之晶片類比信號及 ⑴-第二級分配ASIC，其用於自該第一級分配 ASIC接收該晶片類比作辨，曰田认立 …… 產生—具有-大於該 日日 5號之該頻率的頻率之通用核心信號；且 該等處理器核心之每一者自 自該第—級分配ASIC接收該 通用核心信號。 一種可由機器讀取之程式儲存裝 印甘衣直其有形地實施一且 有可由該機器執行之指令的程式 /、 η Λ 程式以執订用於至少-個處 理裔核心中頻率時脈之方法 °亥至少一個處理器核 〜包括一用於產生一在一可變 ^ , 貝手下之類比輸出時脈俨 唬之時脈子系統，該等方法步驟包含： 向該至少一個處理器核心傳輸： i) 一在一給定頻率下之類比信號，及 ii) 數位頻率控制資料；及 s玄至少一個處理器核心： U 丨)接收該類比信號及該數位頻率控制資料，及 Π)使用該類比信號及該數位頻率控制資料來設定該 時脈子系統之該輸出時脈信號之該頻率。 12.如請求項U之程式儲存裝置，其中該處理器核心在-處 理裔晶片上，且該處理器晶片 仍 日曰片分配ASIC，且 該傳輸步驟包括以下步驟： 傳輸一具有一給定頻率之 分配ASIC·，及 至該晶片 該晶片分配ASIC : 130146.doc 200907631 1)產生一輸出核心通用魅μμ ^士咕 用類比L说，该核心通用類比 1口就具有一大於該晶片參考 /可就之該頻率之頻率，及 Η)傳輸該核心通用類比作號 q頰比乜唬至该至少一個處理器 /\^ 〇 13.如請求項12之程式儲存裝 衣罝其中該處理器晶片在一處 理器模組上，且該處理哭去替。—上 且肩處理讀組包括-模組分配ASIC，且 傳輪該類比晶片參考信號之該步驟包括以下步驟： 傳輸-具有—界定頻率之類比主要參考信號至該模组 分配ASIC ;及 、 該模組分配ASIC : i) 產生該類比晶片參考传號 亏1d就该類比晶片參考信號 之該頻率大於該主要參考信號之該頻率，及 i i)傳輸s亥類比晶片參考作辦空兮 可1σ姽至該晶片分配ASIC。 M.如請求之程式儲存裝置’其中該等方法步驟用於在 複數個處理器核心中之頻率時脈，該等處理器核心之每 Ο 一者具有一用於產生一在一可變頻 两丰下的類比輸出時脈 "ίέ波之各別時脈子系統，且其中· 該傳輸步驟包括以下步驟： 〇傳輸一具有一給定頻率之類比參考信號至一核心 分配ASIC，及 ii) 該核心分配ASIC產生一輪+ > 翰出核心通用信號，該核 心通用信號具有一大於該參考信號 现之该頻率之頻率， 傳輸該核心通用信號至該複數個虚 处理盗核心之每一者。 15.如請求項項14之程式儲存裝置，1 罝其中傳輸該類比參考信 130J46.doc 200907631 號至該核心分配ASIC之該步驟包括以下步驟： 傳輸一具有一界定頻率之類 的分配，及 類比主要參考信號至一另外 來考：二：:：ASIC產生·類比晶片參考信號，該晶片 /考“虎之该頻率大於該類比主要參考信號之該頻率， 且傳輸該類比晶片參考信號至該核心分配ASIC。 16.:種用於一多核心處理器晶片中頻率時脈之系統，該等

   :心：每一者包括一用於產生-在-可變頻率下的類比 %脈仏唬之時脈子系統，該系統包含： -數位傳輸網路’其用於向該等核心之 相關聯數位值； 寻輸 一類比傳輸網路，其用於向該等核心之每-者傳輪一 相關聯類比信號；及 其_該等核心之每一者使用傳輸至該核心之該數位值 及忒類比信號以在該核心上產生一最佳處理器時脈 率。 1 7.如請求項1 6之系統，其中·· 該類比傳輸網路包括·· 0第一級分配ASIC，其用於接收一具有一給定頻 率之參考類比信號，且用於產生—具有—大料參考類 比信號之該頻率的頻率之晶片類比信號及 11)—第二級分配ASIC，其用於自該第一級分配 ASIC接收該晶片類比信號，且用於產生一具有—大於該 晶片類比信號之該頻率的頻率之通用核心信號；及/ 130146.doc 200907631 該等處理器核心之每一者自該第二級分配ASIC接收該 通用核心信號。 18.如請求項16之系統，其進—步包含： 一 §己憶體單元，其用於儲存用於該等處理器核心之每 一者之一各別識別值及一相關聯最佳頻率值丨且其中： 該數位傳輸網路向該等處理器核心之每一者傳輸與該 等處理器核心之該每一者相關聯之該最佳頻率值； 忒等處理器核心之每一者獨立於由該等處理器核心的 Ο Ο 其他處理器核心所產生之該等最佳處理器時脈頻率而產 生用於該等處理器核心的該每一者之該最佳處理器時脈 頻率； 在該圯憶體單元中之該等最佳頻率值隨時間改變；及 只要與該等處理s核心之一者相„之該最佳頻率值 自舊值改變為n，該數位傳輸網路便將該新值傳 輸至該等處理器核心之該一者。 19. 一種管理施加至一具有多個處理器核心之一處理器晶片 的電力之方法’該等處理器核心之每一者包括一用：產 生-在-可變頻率下的類比輸出時脈信號之一時脈子系 統，該方法包含以下步驟： 向該等處理器核心之每一者傳輪—類比信號及數位頻 率控制資料來設定該處理器核心之該輸出時脈信 頻率；及 ~ 心之該等時 在所選時間關閉該等處理器核心之所選核 脈子系統以管理該處理器晶片之電力消耗。 130146.doc 200907631 20.如請求項19之方法，其包含在該開關步驟期間向該處理 器核心施加一大體上恆定的電源電壓之另外的步驟。

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