TW200901331A - Large array of upward pointing P-I-N diodes having large and uniform current and methods of forming the same - Google Patents

Large array of upward pointing P-I-N diodes having large and uniform current and methods of forming the same Download PDF

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200901331 九、發明說明： 本申請案主張2007年3月27曰申請且名為"形成具有大且 均勻之電流的上指P-I-N二極體的方法（Method to Form Upward-Pointing P-I-N Diodes Having Large and Uniform Current)"的Herner之美國專利申請案第u/692，151號（代理 人檔案號碼SAND-0 1179US0)及2007年3月27日申請且名為 具有大且均勻之電流的上指p_I_N二極體的大型陣列 (Large Array of Upward-Pointing P-I-N Diodes Having Large and Uniform Current)'1 的 Herner之美國專利申請案第 11/692,153號（代理人檔案號碼SAND-01179US1)的優先 權’為了所有目的，兩者皆以引用之方式全部併入本文 中〇 本申請案係關於2007年3月27曰申請且名為"形成包含奈 米碳管組構元件及指引元件之記憶體單元的方法（Method to Form a Memory Cell Comprising a Carbon Nanotube Fabric Element and a Steering Element)”的 Herner等人之美 國專利申請案第11/692,144號（代理人檔案號碼SAND-01193US0)及2007年3月27日申請且名為”包含碳奈米管結 構元件及指引元件之記憶體單元（Memory Cell Comprising a Carbon Nanotube Fabric Element and a Steering Element)" 的Herner等人之美國專利申請案第11/692,148號（代理人檔 案號碼SAND-01193US1)，為了所有目的，兩者皆以引用 的方式全部併入本文中。 【先前技術】 130177.doc 200901331 一極體具有允許低於特定導通電壓之極小電流及高於導 通電麼之大體上更大電流的特性。已證實難以在施加高於 導通電壓之電壓時形成在二極體中具有良好電流均句性的 具有底部重摻雜卩型區域、中間本質區域及頂部重摻雜㈣ 區域之垂直定向式P-i-n二極體之大型群集。 乂成^、有良好均勻性之此等上指二極體之大型群集可為 有利的，尤其對於用於記憶體陣列中而言。 【發明内容】 本發明由下文中之申請專利範圍界定，且不應將該部分 中之任何内容視為對彼等申請專利範圍的限制。大體而 言’本發明係針對上指?小n二極體之群集及其形成方法 本發明之第-態樣提供一種形成於基板上之第一器件階 層’其包含複數個垂直定向二極體 _ , ^ 母—P-卜η二極 體包卜底部重摻雜η型區域、—中間本f或輕摻雜區域 及一頂部重摻雜η型區域，其中每一 p_i_n:極體具有一柱 之形式，其中對於至少99%之該等p小n二極體而;，= 約1.5伏特與約3.0伏特之間的—電壓施加至該底部重推田^ 型區域與該頂部重摻雜nS區域之間時流 、寻p-；L-n二極 體之電流為至少】.5微安培’其中該等ρ_“η二極體包含沈 積矽、鍺或矽-鍺，其中該第一複數個…二極體二： 第一 1§件階層中之每個p-i-n二極體。 本發明之第二態樣提供一種包含第一滴 ^ 3弟複數個記憶體單元 之第一記憶體階層，每一第一記憶體單元包 卞 乙3呈—柱之形 式的一垂直定向式P-i-n二極體’每一垂直定向々· J 八 ρ·ι-η二極 130177.doc 200901331 體包含-底部重摻雜P型區域、—中間本質或輕 及一頂部重搀雜n划F七 ”&域 :雜4 &域，其中該等第-記憶體單元包含 、”工矛主式化單元及未經程式化罝-_ 杈式化早兀，其中該等記憶體單元中 之至少-半為經程式化單元，其中當將約h 伏特之間的一雷乘絲+ s ^ '°3·0 土施加至該底部重摻雜p型區域與該頂部 重，雜η型區域之間時流過至少99%之該等經程式化單元 之肩等p-i-n—極體的電流為至少15微安培，其中該第一 複數個記憶體單开& & 4 #
… 早兀包括戎第-記憶體階層中之每個記憶體 單元。 本發明之第三態樣提供一種用於形成垂直定向式卜“二 極體之方法’該方法包含：在一基板上形成一第一軌狀導 體；在該第-軌狀㈣上形成沈積半導體材料之—底部重 栘雜p型區域；在該半導體材料之該底部重掺雜p型區域上 形成沈積半導體材料之一中間本質或輕摻雜區域，其中該 沈積半導體材料為矽、鍺或矽-鍺合金； 圖案化及I虫刻該 底部重摻雜p型區域及該中間本質或輕摻雜區域以形成一 柱，开y成摻雜有坤之頂部重摻雜η型區域；及退火以結 晶該半導Μ料’以該半導體㈣之某—部分在沈積時 為非晶形的且在該退火步驟之後與一矽化物、鍺化物或矽 化物-鍺化物接觸，其中該等p_i_n:極體包含該底部重摻 雜P型區域、該中間本質或輕摻雜區域及該頂部重摻雜11型 區域。 本發明之另一態樣提供一種用於形成—單體三維記憶體 陣列之方法，該方法包含··藉由以下各者在一基板上單體 130177.doc 200901331 (.
地形成一第一記憶體階層：i)在該基板上形成帛一複數個 軌狀導體；π)在該等第一軌狀導體上形成沈積半導體材料 之一底部重摻雜p型區域；iii)在該底部重摻雜卩型半導體 上形成沈積半導體材料之一中間本質或輕摻雜區域，其中 該沈積半導體材料為矽、鍺或矽-鍺合金；iv)圖案化及蝕 刻該底部重摻雜p型區域及該中間本質或輕摻雜區域以形 成第一複數個柱；V)形成一摻雜有砷之頂部重摻雜區域； VI)退火以結晶該半導體材料，其中該半導體材料之某一部 分在沈積時為非晶形的且在該退火步驟之後與一矽化物、 鍺化物或矽化物-鍺化物接觸；及vii)在該中間本質或輕摻 雜區域上形成第二複數個軌狀導體，纟中該第一記憶體階 曰匕3第複數個記憶體單元，每一第一記憶體單元包含 該等第-軌狀導體中之—者之—部分、第—複數個柱中之 者及该寻第二導體中之—者之—部分，其中該等第一柱 中的每者包含一 p+n二極體，其包含由該推雜步驟形成 之底°卩重摻雜P型區域、一中間本質或輕摻雜區域及一 頂部重摻雜η型區$，且該方法亦包含在該第_記憶體階 層上單體地形成一第二記憶體階層。 本文中所描述之本發明之態樣及實施例中之每一者可單 獨使用或相互組合使用。 現將參看隨附圖式來描述較佳態樣及實施例。 【實施方式】 在皆由本發明 及'549申請案中 之文讓人所擁有之’470申請案、，〇3〇專利 ’ 4田述了 §己憶體單元’每—者包括呈枉之 130l77.doc 200901331 形式之垂直定向式ρ-^η二極體。此二極體由諸如矽、鍺或 矽-鍺合金之半導體材料形成，且具有第一半導體類型之 底邛重摻雜區域、中間本質或輕摻雜區域，及相對於第一 半導體類型的第二半導體類型之頂部重摻雜區域。已描述 以兩種疋向形成此二極體，具有底部重摻雜p型區域及頂 部重摻雜η型區域；或相反，具有底部重摻雜η型區域及頂 部重摻雜ρ型區域。 Γ
圖1說明根據’030專利之實施例形成之記憶體單元。此 記憶體單元包括一底部導體2〇〇及一頂部導體4〇〇，其中一 垂直定向式p-i-n二極體3〇2及一介電擊穿反熔絲ιΐ8電性地 串聯配置於其間。在記憶體單元之初始、未經程式化狀態 下，當將（例如）2伏特之讀取電壓施加至底部導體2〇〇與頂 部導體4GG之間時，極小電流流過其間。相對大程式化電 屋之施加改變記情體罝；，g + & 文〇 U體早兀，且在程式化之後，在相同讀取 電壓下顯著更大電流流過底部導體200與頂部導體4〇〇之 間。未經程式化狀態與經程式化狀態之間的此電流差為可 置測的，且每一者可對應於獨特資料狀態；舉例而言，未 經程式化單元可視為資料，，〇 ”而經程式化單元為資料””。 圖展丁第5己憶體階層之部分，其包含複數個底部導 體200、複數個柱300(每一柱包括如I中之二極體及介電 擊穿反炼絲）及複數個頂部導體糊。每一柱安置於底 部導體200中之—者與頂部導體彻中之—者之間。此記憶 體階層可形成於諸如習知單晶矽晶圓之基板上。多個記憶 體階層可經形成以堆4於第-記憶體階層上以形成一密集 130177.doc 200901331 單體三維記憶體陣列。 二極體為整流器件’從而在一方向上比在另—方向上更 易於傳導電流。據稱二極體可指向其較佳傳導方向。據稱 具有位於底部處之η型半導體材料及位於頂部處之p型半導 體材料的垂直定向式二極體能夠下指，而據稱具有位於底 部處之p型半導體材料及位於頂部處in型半導體材料的垂 直定向式二極體能夠上指。應注意，在本申請案十，當使 用如"向上”、"向下"、Π卜”、π 丁 "）¾甘相/ u Π Γ 上下及其類似物之指示空間 關係之術語時，此等術語係相對於假設為位於參考框架之 底部處的基板。舉例而言，若第一元件描述為處於第二元 件上，則第一元件相比第二元件離基板更遠。 在垂直堆疊式記憶體陣列中，垂直鄰近之記憶體階層較 佳共用導體，如圖3a中的透視圖中所示，其中導體4〇〇充 虽第一記憶體階層M0之頂部導體及第二記憶體階層M1之 底部導體兩者。相同結構展示於圖3b中之橫截面視圖中。 圖3C展示並未共用導體之陣列之橫截面視圖。在圖3c中， 母。己隐體階層具有底部導體（200，5〇0)、柱（3 〇〇, 600)及 頂。卩導體（400，700)，其中一層間介電質隔離記憶體階層 M0及Ml且並未共用導體。圖3a及圖3b之架構需要較少遮 罩步驟且減少製造與圖3c中所示相同密度之記憶體單元的 製造成本。如在圖3a及圖3b中，若鄰近階層上之二極體指 向相對方向（例如，若第一記憶體階層M0二極體上指，而 第—§己憶體階層M1二極體下指），則最易於在電性上達成 導體之共用。在並未共用導體之情況下將通常形成僅上指 130177.doc -10- 200901331 或僅下指二極體之堆疊陣列，如在圖3 c中。 大型記憶體陣列將通常包括數百萬記憶體單元，其中之 每一者必需經感測。此大型陣列中之記憶體單元之間的特 徵將不可避免地存在一些變化。為改良可靠性，對於纪憶 體單元之大型陣列而言’最大化未經程式化狀態與經程式 化狀態之間的差使得該兩者更易於區別為有利的。最小化 單元之間的變化為進一步有利的，且使單元備可能表現一 致為進一步有利的。 圖4a為展示對於如'030專利（圖1中所示）之包括串聯於導 體之間的二極體（其中二極體皆下指，亦即，二極體具有 底部重摻雜η型區域、中間本質區域及頂部重摻雜p型區 域）及反溶絲之記憶體單元的記憶體單元之群集在相同施 加之讀取電壓下未經程式化電流與經程式化電流之機率曲 線圖。將見到，在線Α上所示，下指二極體之未經程式化 電流緊密地分組於接近1〇·12安培（amp)。相似地，在線B上 所示，經程式化電流（一離群值例外）緊密地分組於約1〇-5 安培與1〇_4安培之間。未經程式化電流（線A)及經程式化電 流（線B)之分布彼此良好地間隔開且兩者經緊密地分組。 圖4b為展示如，030專利中形成之上指二極體之群集的未 經程式化電流與經程式化電流之機率曲線圖。線c上所示 之未經程式化電流極類似於圖4a之線a之下指二極體的未 經程式化電流。然而，線〇上所示之經程式化電流展示遠 寬於圖4a之線B上的經程式化電流之分布。此上指二極體 之經程式化電流自約8xl〇-8安培變化至7xl〇-S安培，從而 130177.doc 200901331 差接近三個數量級。大數目之群集之此等二極體具有小於 1微安培的經程式化電流。此非均勾性及低經㈣化電流 使得’030專利之上指二極體成為比τ指二極體更不利於用 於大型陣列中的二極體。 在本發明中，已發㈣以產具有良好均句性及大程式 化電流之大型群集之上指垂直定向式卜“二極體的製造技 術。圖5展示包括根據本發明之實施例形成之上指二極體
的記憶體單元之實例。在此記憶體單元中，二極體與介電 擊穿反炫絲配對’但如將描述，轉製之記憶體單元為此 二極體之許多可能使用中的僅-者’且為清楚之目的而提 供。 記憶體單元包括第一導體2〇〇及第二導體4〇〇。其間安置 有’丨電擊穿反熔絲118(展示為夾於導電障壁層u〇與⑴之 間）及二極體302。二極體302包括底部重摻雜ρ型區域 112、中間本質區域114及頂部重播雜η型區域⑴。二極體 3〇2由諸如石夕、鍺或石夕_錯合金之半導體材料形成。為清楚 之見將此半導體材料描述為矽。石夕較佳在沈積時主要為 非晶形的（若就地摻雜，則Ρ型區域112在沈積時將可能為 多晶形的）。頂部重摻雜ρ型區域丨16摻雜有砷。在較佳實 施例中’區域116係藉由形成中間本質區域114，接著藉由 離子植入用砷摻雜中間本質區域114之頂部來形成。如3將 :見，此離子植人步驟可在形成柱之圖案化及#刻步驟之 前或之後發生。在替代性實施例中’區域116可藉由在矽 沈積期間以足以產生至少5xl〇2〇 at〇ms/cm3(原子/立方公 130I77.doc •12- 200901331 分）之砷濃度之流量流過諸如As -j w 〇之源氣體來就地 摻雜。頂部導體400之底繼諸如銳、銘、鉻、知、 :二銳或…化物形成金屬。鈦及钻較佳。欽最佳。在 、左執行以結晶石夕之退火期 、 4，夕化物开^成金屬與頂部重摻 雜η型區域116之秒反靡β犯# a 此財 應且形成矽化物層，例如，矽化鈦。 二、\不此等上指二極體之群集在約2伏特的讀取電壓下 f 2”之機率曲線圖；如將所見，此群集具有良好均勾性 且一極體之間具有極小蠻 _ J灰化及相對大正向電流，約35.5 楗文培之中值電流。詳古 。 應，主思，此群集中之所有二 在2伙特下之經程式化電流高於約3微安培。 如所描述，所描述之陣列中 π _ 早幻中之5己憶體早元藉由在記憶體 早兀上施加讀取電壓來感。^ ^ 對於陣列中之每個記㈣單元而^门所^加之1 買取電壓 二車列内母-記憶體單元之位置，將存在—些變化。舉例而 ^之:於距感測電路較遠處之單元相比位於較接近感測電 路之早元具有較長互連。互連 遝之&加之長度導致增加之電 從而導致與較近單元相比，較遠單元之二極體上的電 廢較小。然而，歸因於互連异 ± F於互連長度及電阻之變化，二極體之 讀取電流之小變化並非本發明之二極體之固有性質。術注 :件階層將指代在基板上相同階層處且通常藉由相同處理。 ^驟形成之複數個大體上共平面器件；器件階層的實例為 匕括形成於基板上之複數個大體 肢工开十面§己憶體單元的鋩 憶體階層。在一實例中，在肖扭 • ^ Τ在包括根據本發明形成之上指卜 Η二極體之群集之器件階層中，施加於二極體上(亦即， I30177.doc •13· 200901331 二極體之底部p型區域與頂部n型區域之間)的電壓 :二:中二任何二極體(不管其位置)而言在約1,8伏特與約 .2。伏特之間，且在此所施加之電壓下流過此器件階層中 99/。之一極體的電流為至少义5微安培。在其他實例中 本發明中，舉例而言，當半導體材料為諸如si〇8Ge〇2之石夕 鍺合金時，當施加於：極體上（二極體之底心型區域與頂 部η型區域之間）的電壓在約hl伏特與約3〇伏特之間、較 佳在約L5伏特與約3.〇伏特、最佳在約18伏特與心伏特 之間時’對於器件階層中99%之二極體而言，約Μ微安培 之電流為可達成的。p_i_n二極體之此群集可為具有 1〇〇，_個—二極體或更多（例如，_〇，_個p_i_n二極 體或更多）的器件階層。 在較it Η施例中，器件階層為包含本發明之記憶體單元 的圮憶體階層’其中第一記憶體單元包含經程式化單元及 未經程式化單元。在此記憶體陣列中，在使用期間，一些 單元將經程式化，而其他單元未經程式化。在較佳實施例 中，當至少一半記憶體單元為經程式化單元時，當將約 1 ·5伏特貞約3.0伏肖之制電壓施加至底部重摻雜ρ型區域 與頂部重摻雜η型區域之間時，流過至少99%之經程式化 單元的p-i-n二極體之電流為至少15微安培，其中第一複 數個記憶體單元包括第一記憶體階層中之每個記憶體單 兀。在更佳實施例中’所施加之電壓在約18伏特與約2.2 伏特之間。記憶體單元之此記憶體階層可包括1〇〇,〇〇〇個 單元或更多，例如，1,000,000個單元或更多，每一單元包 130177.doc -14· 200901331 括根據本發明形成之上指p_i_n二極體。 本發明之上指二極體可有利地用於共用導體之堆疊記憶 體階層（最佳地，在每一記憶體階層上上指二極體與下指 二極體交替）的陣列中。 如2005年6月8曰申請的Herner等人之美國專利申請案第 11/148,530 號 ’ "Nonvolatile Memory Cell Operating by
Increasing Order in Polycrystalline Semiconductor Material" 中所描述（該案以引用之方式併入本文中），當所沈積之非 晶矽經結晶以僅與與之具有高晶格失配之材料（諸如，二 氧化石夕及氮化鈦）接觸時，多晶石夕或聚石夕形成有大量結晶 疵點，從而使其為高電阻率。在此高疵點聚矽上施加程式 化脈衝顯者地更改聚碎’從而使其電阻率更低。 如在'549申請案、以及在Herner之美國專利第7176 〇64 號，"Memory Cell Comprising α Semic〇nduct〇r Juncti〇n
Diode Crystallized Adjacent t0 a Silicide"、及在2〇〇6年11 月l5日申§青的Herner之美國專利申請案第i ywo,283號， -Method for Making a P-I-N Diode Crystallized Adjacent to a Silicide in Series with A Dielectric Antifuse”中進一步所 描述（下文中’283申請案以引用的方式併入本文中），已發 現，當所沈積之非晶矽經結晶以與合適之矽化物（例如， 石夕化鈦、石夕化钻或由其他已命切化物形成金屬中之一者 形成之石夕化物）之層接觸時，所得結晶石夕具有較高品質且 矽化鈦或矽化鈷之晶 ，當非晶矽經結晶以 具有較少庇點’且具有較低電阻率。 格間距極接近石夕之晶格間距，曰戏产 130177.doc .15· 200901331 在有利定向上與合適矽化物之層接觸時，矽化物提供用於 石夕之晶體成長之模板’從而最小化疲點之形成。不同於經 結晶以僅鄰近與之具有高晶格失配之材料之高疵點矽，施 加大電脈衝並未略微改變經結晶以與石夕化物層接觸之此低 症點、低電阻率石夕之電阻率。 在使用垂直定向式p_i_n二極體之一些記憶體單元中，接 著如在，549申請案中’二極體由較高巍點、較高電阻率的 聚矽形成，且記憶體單元藉由改變聚矽之電阻率狀態來程 式化：對於此等高疲點二極體單元而言，記憶體單元之資 料狀悲主要儲存於二極體之聚矽的電阻率狀態中。在其他 記憶體單元中，如在，283申請案中，二極體由低症點:、低 電=率石夕形成，與夥伴狀態改變元件（在此狀況下為介電 擊穿反熔絲)配對’且記憶體單元藉由改變狀態改變元件 /-(例如藉由擊穿反熔絲）來程式化》術語狀態改變 70件用以描述可呈兩個或兩個以上可相互區分之穩定狀態 (通常為電阻率狀態）且可在其間可逆或不可逆地切換之元 件:對於此等低疲點二極體單元而言，記憶體單元之資料 狀態主立要儲存於狀態改變元件—而非二極體之狀態中。 (應庄思’此論述已描述經結晶以鄰近石夕化物之石夕之使 用。對於經結晶以鄰近錯化物切化物_鍺化物之錯及石夕_ 錯可預期相同效應。） 本發明之上指ρ·ί-η二極體經結晶以與♦化物接觸，且因 ”有低症點、低電阻率半導體材料。若本發明之上指二 極體接著用於記憶體單元中，則其與諸如反炫絲或電阻率 130177.doc 200901331
切換元件之狀態改變元件配對時可有利地使用。此電阻率 切換元件之一實例為二元金屬氧化物，諸如，Nix〇y、 NbxOy、TixOy、Hfx〇y、AlxOy、MgxOy、CoxOy、Crx〇y、 VxOy、ZnxOy、ZrxOy、BxNy 或 AlxNy，如在 2006年 3 月 31 曰 申請的Herner等人之美國專利申請第11/395,995號， "Nonvolatile Memory Cell Comprising a Diode and a Resistance-Switching Material"中所描述，且該案以引用之 方式併入本文。電阻率切換元件之另一實例為奈米碳管組 構’如在與本文同一日期申請之Herner等人（代理人檔案號 碼SAND-01193US0)中所描述。 應注意’本發明之上指二極體可有利地用於許多器件 中，且不限於用於記憶體單元中；或者，若用於記憶體 中，則不限於用於與本文中所特定描述之單元相同之單元 中〇 將提供描述形成於基板上之第一記憶體階層之製造之詳 細實例，該記憶體階層包含具有串聯配置於底部導體與頂 部導體之間的上指二極體及高K介電反熔絲之記憶體單 元，以及描述在該記憶體階層上之包含下指二極體: 記憶體階層的製造，該兩個記憶體階層共用導體： 如申請案’及來自其他所併入之申請案之細節可噔實此 S己憶體階層之製造為有用的。為避免使本發 ，非將包括來自此等或其他所併人之文獻之所有細/: 是應理解，並非意欲排除其教示中之任：即，但 見，將提供包括材料、步驟及條件之許多^完整起 即 但熟習此 130177.doc -17- 200901331 項技術者應理解，在結果屬於本發明之範疇内之情形下 此等細節中之許多可改變、擴充或省略。 實例 轉至圖7a，記憶體之形成以基板1〇〇開始。此基板可 為此項技術中已知之任何半傳導基板，諸如，單晶矽、如 同矽-鍺或矽-鍺-碳之IV-IV化合物、ΠΙ_ν化合物、ΙΙ νπ化 合物、此等基板上之磊晶層或任何其他半導體材料。基板 可包括其中製造之積體電路。 k 在基板100上形成絕緣層102。絕緣層102可為氧化矽、 氮化石夕、Si-C-O-H薄膜，或任何其他合適之絕緣材料。 在基板100及絕緣體1〇2上形成第一導體2〇〇 ^黏著層 y包括於絕緣層i 〇 2與導電層丨〇 6之間以幫助導電層丨〇 6黏 者至絕緣層102。若上覆導電層1〇6為鎢，則氮化鈦較佳作 為黏著層104 °導電層丨Q6可包含此項技術中已知之任何導 電材料’諸如’鎢或其他材料’包括鈕、鈦或其合金。 C. 二旦已沈積將形成導體軌之所有層，則將使用任何合適 遮罩及蝕刻製程來圖案化且蝕刻該等層以形成大體上平 1丁、大體上共平面之導體200，如圖7a中之橫截面中所 :⑯導體200延伸出頁。在一實施例巾’沈積光阻，藉由 光U〜圖案化光阻且钮刻該等|，且接著使用標準製程技 術來移除光阻。 接者，在導體軌200上且在其間沈積介電材料1〇8。介電 材料108可為任何已知電絕緣材料，諸如，氧化矽 氣化矽。在較佳實施例中，由高密度電漿方法沈積 130177.doc -18- 200901331 之一氧化矽用作介電材料1 08。 最、”；，移除在導體執2〇〇之頂部上的過量介電材料， 從而暴露由介電材料108分離之導體軌200的頂部且留下大 體上平坦表面。所得結構在圖&中展示。可由此項技術中 Μ之任何製程（諸如，化學機械研磨（CMP)或回钱）來執 行’| $ f過量物之該移除以形成平坦平面。纟替代性實施 例中’導體200可替代由鑲嵌方法形成。 ，轉至圖7b ’接著’沈積選用導電層UG。層11〇為導電材 料諸如，乳化鈦、氮化纽或鎢。此層可為任何合適之厚 度諸如，約50埃（angstr〇m)至約2〇〇埃，較佳約⑽埃。 在一些實施例中，可省略障壁層110。 接著在此只例中，沈積介電材料或介電質堆疊之薄層 118以形成介電擊穿反溶絲。在-實施例中，例如由料 層沈積來沈積高κ介電質，諸如，Hf〇2、A1203、Zr〇2、
Tl〇2 La2〇3、Ta2〇5、Ru〇2、ZrSi〇x、AlSiOx、HfSi〇x、 HfA10x、HfSi〇N、ZrSiAi〇x、剔x、或 ZrSiAlON。Hf〇2&Al2〇3較佳。若使用削之，則層m較佳 具有約5埃與約100埃之間、較佳約40埃之厚度。若使用 3層118車乂佳具有約5埃與約8〇埃之間、較佳約％埃 之厚度。在替代性實施例中，介電擊穿反炫絲可包 化矽。 一礼 在層118上此積導電層lu。該導電層⑴可為任何合適 之導電材料’例如，具有例如約5〇埃至約埃、較佳約 ⑽埃之任何合適厚度的氮化组。在一些實施例令，可省 130177.doc •19- 200901331 略導電層111。 接著，沈積將圖案化至柱之半導 w A 材枓。該半導體特料 ::夕鍺合金或者其他合適之半導體或半導體 ::。為了簡便起見，此描述將把半導體材料稱作 應瞭解，熟練之實踐者可替代選擇此等其他-的任一者。 π 了叶肀 可由此項技術中已知之任何沈積及摻雜方法來形成 ㈣雜區域m。可沈積石夕且接著對其進行摻雜，但較佳 精由切之沈積期間流動_提供諸如删之p型摻雜劑原子 的供體氣體來就地摻㈣。在較佳實施例中，供體氣體為 bci3，且p型區域112較佳經摻雜至約1><1〇21物如3之濃 度。重摻雜區域112較佳具有約100埃與約8〇〇埃之間的2 度，較佳約200埃之厚度。 予 接著可由此項技術中已知之任何方法來形成本f或輕換 雜區域U4。區域114較佳為⑪且具有約12⑽埃與約侧埃
之間、較佳約3GGG埃之厚度。—般地，諸如爛之p型推雜 劑傾向於促進結晶；因此，重摻雜區域丨12之矽有可能在 沈積時為多晶的 '然而’本質區域114較佳在沈積時為非 晶形的。 將圖案化及蝕刻剛沈積之半導體區域114及112以及下覆 導電層111、介電擊穿反熔絲118及導電層11〇以形成柱 300。柱300應具有與下導體2〇〇大約相同之間距及大約相 同之寬度，使得每一柱3〇〇形成於導體2〇〇之頂部上。可容 許一些欠對準。 130177.doc •20- 200901331 可使用任何合適之遮罩及蝕刻製程來形成柱3〇〇。舉例 而5 ’可使用&準光微影技術來沈積、圖案化光阻，且敍 刻光阻，接著移除光阻。或者，可在半導體層堆疊之頂部 上形成某一其他材料（例如，二氧化矽）之硬式遮罩，且底 部抗反射塗層（BARC)位於頂部上，接著圖案化並蝕刻該 硬式遮罩。類似地，介電抗反射塗層（DARC)可用作硬式 遮罩。 在2〇03年I2月5日申請的Chen之美國申請案第1〇/728436 號 ’ "Photomask Features Wuh Interior Nonprinting Window
Using Alternating Phase Shifting"或在 2〇〇4年 4 月！日申請的 Chen之美國申請案第1〇/815312號，”ph〇t〇mask 加μ with Chr〇meless Nonprinting 外…汕出㈣ wind〇w，，（其為 本發明之受讓人所擁有且以引用方式併入本文中）中所描 述之光微影技術可有利地用於執行用於形成根據本發明之 §己憶體陣列的任何光微影步驟。 柱300之直徑可隨需要，例如，在約22^^與約13〇1^之 間’較佳在約32 nm與約80 _之間，例如，約45 _。柱 3〇〇之間的間隙較佳與柱之直徑大約相同。應注意，當將 極小特徵圖案化為柱時’光微影製程傾向於使角圓滑，使 得柱之橫截面傾向於為圓形，而不管光遮罩中對應特徵之 實際形狀。 將介電材料108沈積於半導體柱300之上及其之間，從而 真充其間之間隙。介電材料j 〇8可為任何已知之電絕緣 料，諸如，氧化石夕、氮化石夕或氮氧化石夕。在一較佳實施例 130177.doc 200901331 中，將二氧化矽用作絕緣材料。 接著，移除柱300之頂部上的介電材料，從而暴露由介 電材料108分離的柱則之頂部且留下大體上平坦的表面γ ”电過度填充物之此移除可由此項技術中已知之任何製程 來執行，諸如，CMP或回蝕。在CMp或回蝕之後，執行離 :植入’從而形成重摻—型頂部區域116。η型摻雜劑較 佳為具有例如1〇 keV之植入能量及約3xi〇15/cm2之劑量的 砷之淺植入。此植入步驟完成二極體3〇2之形成。應注 忍，在CMP期間丟失例如約3〇〇埃至約8〇〇埃之某—厚产之 矽，因此，二極體3〇2之完成高度可在約8〇〇埃與約4〇〇〇埃 之間，例如，對於具有約45 nm之特徵尺寸之二極體而言 為約2500埃。 轉至圖7c，接著沈積例如鈦、敍、絡、组、銘、銳或妃 之矽化物形成金屬之層120。層120較佳為鈦或鈷；若層 120為鈦’則其厚度較佳在約丨〇埃與約1 〇〇埃之間，最彳土約 20埃。層120之後為氮化鈦層404。層404較佳在約2〇埃與 約1〇〇埃之間，最佳約80埃。接著沈積例如鎢之導電材料 之層406 ;舉例而言，此層可為由CVD形成之約15〇〇埃之 鶴。將層406、圖案化及蝕刻為執狀頂部導體 4〇〇 ’其較佳在垂直於底部導體200之方向上延伸。頂部導 體400之間距及定向使得每一導體400形成於柱3〇〇之列的 頂部上且接觸柱300之列，且導體400較佳具有與柱3〇〇大 約相同之寬度。可容許一些欠對準。 接著’在導體400上且在其間沈積介電材料（未圖示）。 130177.doc 22· 200901331 I電材料可為任何已知電絕緣材料，諸如，氧化石夕、氮化 矽或氮氧化矽。在一較佳實施例中，將氧化矽用作此介電 材料。 參考圖7c ’應注意，矽化物形成金屬之層i2〇與頂部重 摻雜區域116之矽接觸。在隨後高溫步驟期間，層12〇之金 屬將與重摻雜p型區域116之矽的某—部分反應以形成矽化 物層（未圖示），其位於二極體與頂部導體4〇〇之間；或者， 此石夕化物層可視為頂部導體4〇〇之部分。此矽化物層在低 於結晶石夕所需溫度之溫度下形成’且因此將在本質區域 114及重摻雜p型區域η6仍較大程度非晶形時形成。若矽_ 錯合金用於頂部重摻雜區域1 i 6，則矽化物-鍺化物層可由 例如矽化鈷-鍺化銘或矽化鈦_鍺化鈦形成。類似地，若使 用鍺’則將形成鍺化物。 在剛描述之實例中’圖7(；之二極體3〇2為上指，包含底 部重摻雜p型區域、中間本質區域及頂部重摻雜η型區域。 在較佳實施例中，待在此記憶體階層上單體形成之下一記 憶體階層與剛形成之第一記憶體階層共用導體4〇〇 ;亦 即’第一記憶體階層之頂部導體400充當第二記憶體階層 之底部導體。若以此方式共用導體，則第二記憶體階層中 之二極體較佳為下指，包含底部重摻雜η型區域、中間本 質區域及頂部重摻雜ρ型區域。 轉至圖7d，接著，較佳由與第一記憶體階層中之柱300 之層110、11 8及111分別相同的材料、相同厚度且使用相 同方法來形成選用導電層21〇、高K介電擊穿反熔絲層218 130177.doc •23· 200901331 及選用導電層211。 接著形成二極體。可由此項技術中已知之任何沈積及摻 " 來开v成底部重摻雜區域2 12。可沈積石夕且接著對其 進仃摻雜，但較佳藉由在石夕之沈積期間流動一提供諸如磷 &土型摻雜劑原子的供體氣體來就地摻雜。重摻雜區域212 較牷具有約1〇〇埃與約8〇〇埃之間的厚度，最佳約埃至 約200埃的厚度。 較佳不摻雜待沈積之下一半導體區域。在所沈積之石夕 =，儘管諸如磷之n型摻雜劑呈現強界面活性劑行為，但 是在沈積石夕時傾向於朝向表面遷移。石夕之沈積將在並未提 供摻雜劑氣體之情形下持續，但是尋找表面而向上遷移的 &原子將無忍中摻雜此區域。如在細
Herner之美國專 日甲叫的 甲吻案第 11/298,331 號，”Deposited iconductor Structure to Minimize N-Type Dopant i usion and Meth〇d 〇f财_"令所描述（該案以引用之 =式併入本文中）’所沈積之$㈣之界面活性劑行為係 藉添加鍺來抑制。較佳地，在此點處沈積包括至少10at% 2石夕-錯合金之層，例如，約扇埃之叫爲2，其在並 未提供磷之摻雜劑氣體夕，降 ㈣體之情形下經沈積但不經摻雜。此薄 層在圖7d中未圖示。 屏 此石厂錯層之使用最小化n型摻雜劑不良地擴散至待形成 =本質區域中，從而最大化其厚度。當二極體處於反向偏 塵下時，較厚本質區域最小化漏電流，從而降低功率損 失。此方法允許在不增力 、 —極體之總高度之情形下增加本 J30177.doc .24· 200901331 質區域：厚度。如將所見，二極體將圖案化為柱；增加二 。豆之门纟B加形成此等柱之蝕刻步驟及填充其間的間隙 之步驟之縱橫比。蝕刻及填充皆隨縱橫比增加而更難。 接著可由此項技術中已知之任何方法來形成本質區域 214。區域214較佳為碎且較佳具有^剛埃與約擁埃之 門較4土約1700埃之厚度。重捧雜區域212及本質區域… 之矽較佳在沈積時為非晶形的。
將圖案化及#刻剛沈積之半導體區域214及212以及下覆 導電層211、高K介電層218及導電層21〇以形成柱_。柱 600應具有與下導體4〇〇大約相同之間距及大約相同之寬 2，使得每一柱600形成於導體4〇〇之頂部上。可容許一些 人對準。可使用用以形成第一記憶體階層之柱300之相同 技術來圖案化及敍刻柱6〇〇 p 將介電材料108沈積於半導體柱600之上及其之間，從而 填充其間的間陽:。如在第一記憶體階層中，移除柱咖之 頂邛上的介電材料1〇8，從而曝露由介電材料1〇8分離的柱 00之頂邛且留下大體上平坦的表面。在此平坦化步驟之 後，執行離子植入，從而形成重摻雜p型頂部區域丨16。p 1摻雜劑較佳為具有例如2 keV之植入能量及約3xi〇1%m2 之劑量的硼之淺植入。此植入步驟完成二極體6〇2之形 成。在CMP步驟期間丟失某一厚度之矽，因此完成之二極 體602具有與二極體3〇2之高度相當的高度。 頂部導體700係以與導體400相同之方式及相同材料形 成’其在第一記憶體階層與第二記憶體階層之間共用。沈 130177.doc •25- 200901331 積矽化物形成金屬之層220，接著氮化鈦層704及諸如鎢之 導電材料之層706。將層7〇6、704及220圖案化及蝕刻為執 狀頂部導體700,其較佳在大體上垂直於導體4〇〇及大體上 平行於導體200之方向上延伸。 f 較it在已形成所有記憶體階層之後，例如在攝氏〇度 下執行單一結晶退火持續約6〇秒以結晶二極體302、6〇2及 形成於額外階層上之彼等二極體之半導體材料，儘管每一 7憶體階層可在其形成時經退火。所得二極體將通常為多 晶的。因為此等二極體之半導體材料經結晶以與與之具有 良好晶格匹配之矽化物或矽化物-鍺化物層接觸，所以二 極體302、602等等之半導體材料將為低疲點且低電阻率。 在剛描述之實施例_，在記憶體階層之間共用導體；亦 即，第：記憶體階層之頂部導體·充當第二記憶體階層 之底部導體。在其他實施例中，一層間介電質（其表面經 =化）形成於圖7c之第一記憶體階層上且第二記憶體階 =構造在此經平坦化之層間介電質上開始，且並未共用 V體。在所給出之實例中，第一記憶體階層之 指，具有位於底部上之P型石夕及位於頂部上之n型，而第_ 二憶體階層之二極體經反向為下指，具有位於底部上之： 頂部上之_。在共料體之實施 交替:在—層上向上且在下-層上向下。在並 之實她例中，二極體可皆為-種類型，上指或 、二術語向上及向下指代當二極體處於正向偏 流之方向。 β % 130177.doc -26- 200901331 在一些實施例中，可較佳在二極體處於反向偏壓之情形 下施加程式化脈衝。此可有利於減少或消除陣列中未選單 元上之>戈漏’如在2006年7月28曰申請的Kumar等人之美國 專利申請案第 11/496,986號，"Method For Using A Memory Cell Comprising Switchable Semiconductor Memory Element With Trimmable Resistance"中所描述，該案由本 發明之受讓人所擁有且以引用之方式併入本文中。 已描述基板上之兩個記憶體階層之製造。可以相同方式 形成額外記憶體階層’從而形成單體三雉記憶體陣列。 單體二維記憶體陣列為在單個基板（諸如，晶圓）上形成 多個記憶體階層且並未插入基板之記憶體陣列。形成一個 記憶體階層之層直接在現有階層之層上沈積或生長。相反 地，堆疊記憶體係藉由在單獨基板上形成記憶體階層及將 s己憶體階層依次黏著至彼此上來建構，如在[“办之美國 專利第 5,915，167 號”丁 hree dimensi〇nal 山⑽咖咖職乂" 中。基板在黏結之前可變薄或自記憶體階層移除，但由於 記憶體階層初始形成於單獨基板之上，因此此等記憶體並 非真正的單體三維記憶體陣列。 在基板上形成之單體三維記憶體陣列包含在高於基板之 第-南度上形成的至少第—記憶體階層及在與該第一高度 不同之第一尚度上形成之第二記憶體階層。在此多階層陣 列中’可在基板上形成三個、四個、八個或實際上任何數 目之記憶體階層。 種用以形成一堆疊記憶體陣列(其中使用鑲嵌構造而 130177.doc -27- 200901331 並非使用所提供之實例中之減除技術來形成導體）之替代 方法描述於2006年5月31日中請的以叫⑽等人之美國專利 申請案第 1 1/444,936號，”Hard Mask t。Pr〇tect
Patterned Features Dudng _"中該案讓渡至本 發明之受讓人且以引用之方式併入本文中。一等人 方法可替代用以形成根據本發明之陣列。在以叫⑽等 之方法中’導電硬式遮罩用以蝕刻位於其下的二極體。 在調適此硬式遮罩以適應本發明時，在較佳實施例中，硬 式遮罩之與二極體之石夕接觸之底部層較佳為鈦、結、鉻、 叙、麵、鈮或飽。接著在退火期間形成石夕化物，從而提供 石夕化物結晶模板。在此實施例中，形成頂部重換雜p型區 域之離子植入步驟在形成柱之圖案化步驟之前發生。 在目前提供之實例中，石夕化物形成於二極體之頂部接觸 =在替代性實施财1化物可形成於其他處，例如， 底部接觸處。舉例而古，—技μ ° —極體之矽可直接沈積於矽化物 :成金屬及狀態改變元件上，諸如，形成於二極體之頂部 上：反溶絲或電阻率切換元件(例如，奈米碳管組構或二 凡金屬氧化物）。 ^發^之上指：極體已描述為用於—次性可程式化記憶 率切換元件配對時)中jrr記憶體單元(當與電阻 ^ '、、'而，將理解，列舉本發明之二 制所有可能使用為不實際的，且此等實例並非意欲限 本文中已描述詳細势i生古 x / ’但在結果屬於本發明之範 130177.doc -28- 200901331 疇内時，可使用形成相同結構之任何其他方法。 =中之詳細描述僅描述了本發明可採取的許多形式中 —形式。為此，該詳細描述意欲進行說明而並非限 1本么月之In脅思欲僅藉由以下申請專利範圍（包括所 有均等物）來界定。 【圖式簡單說明】 為03 0專利巾所描述之記憶體單元之實施例的透視 圖。 圖2為包含如圖!之單元之記憶體單元的第一記憶體階層 之一部分的透視圖。 圖3a為展示共用導體之兩個堆疊記憶體階層的透視圖。 圖3b為具有相同結構的橫截面視圖。圖3c為展示並未共用 導體之兩個堆疊記憶體階層的橫截面視圖。 圖4a為根據|030專利之實施例形成之下指二極體的群集 在2伏特之所施加之電壓下電流的機率曲線圖。圖讣為根 據’G30專利之實施例形成之上指二極體的群集在：伏特之所 施加之電壓下電流的機率曲線圖。 圖5為本發明之實施例的透視圖。 圖6為根據本發明之實施例形成之上指二極體的群集在2 伏特之所施加之電壓下電流的機率曲線圖。 圖7a至圖7d為說明兩個記憶體階層之形成之階段的橫截 面視圖，該第一記憶體階層包括根據本發明之實施例形成 之上指二極體。 【主要元件符號說明】 130177.doc -29- 200901331 100 基板 102 絕緣層 104 黏著層 106 導電層 108 介電材料 110 導電障壁層/導電層 111 導電障壁層/導電層 112 底部重摻雜p型區域/底部重摻雜區域 114 本質或輕摻雜區域/十間本質區域 116 頂邹重摻雜η型區域/頂部重摻雜區域 118 介電擊穿反熔絲/薄層 120 層 200 底部導體 210 導電層 211 導電層 212 底部重摻雜區域 214 半導體區域/本質區域 218 rfj Κ介電層 220 層 300 柱 302 二極體 400 頂部導體 404 氮化欽層 406 層 130177.doc -30- 200901331 500 底部導體 600 柱 602 二極體 700 頂部導體 704 氮化鈦層 706 導電材料之層 MO 第一記憶體階層 Ml 第二記憶體階層 130177.doc -31 -

Claims (1)

  1. 200901331 、申請專利範圍： 形成於一基板上的第一器件階層，其包括複數個垂 直定向式P-Un二極體’每一 p_i_n二極體包含一底部重摻 ’、,區域 中間本質或輕摻雜區域，及一頂部重摻 雜II型區域，盆中息 · s-c mt, ，、中母一 p-hn 一極體具有一柱之形式，
    其中對於至少99%之該等p_i_n二極體而言，當將約 特與約3,〇伏特之間的一電壓施加至該底部重摻雜p 型區域與該頂部重摻雜n型區域之間時流過該等p-i-n二 極體之電流為至少丨.5微安培， 其中該等p-i-η二極體包含沈積矽、鍺或矽-鍺， 八中該第一複數個p — ^n二極體包括該第一器件階層中 之母個p-i-n二極體。 月求項之第一器件階層’其中當施加至該底部重換 雜P型區域與該頂部重摻雜11型區域之間的該電壓在約18 伏特與約2.2伏特之間時電流流過該等p_i_n二極體。 3. 如請求項1之第-器件階層，其中每-二極體與一矽化 物、鍺化物或矽化物-鍺化物層接觸。 4. 如請求項3之第一器件階層，其進一步包含： 形成於該基板上之第一複數個大體上平行、大體上共 平面的軌狀導體；及 形成於該等第一導體上之第二複數個大體上平行、大 體上共平面的軌狀導體， 每一第—P-i-n二極體垂直地安置於該等第一導體中之 一者與該等第二導體中之一者之間。 130177.doc 200901331 5 · 如自青求項4夕结· οσ . 第一裔件階層，其中該複數個垂直定向式ρ- 1 η:極體包括至少100，_個p_i_n二極體。 胃长員1之第一器件階層，其中一第二器件階層單體 地形成於該第一器件階層上。 第一器件階層，其中該基板包含單晶矽。 8. - ：包含第一複數個記憶體單元之第一記憶體階層，每 第。己It體早兀包含呈一柱之形式的一垂直定向式 卜η二極體，备— h 垂直疋向式p-i-n二極體包含一底部重摻 雜P型區域、一中間本質或輕摻雜區域，及一頂部重摻 雜η型區域， 其中該等第-記憶體單元包含經程式化單元 式化單元， 其中該等記憶體單元中之至少一半為經程式化單元， 其中當將約i.5伏特與約3.〇伏特之間的—電壓施加至 遠底部重摻雜p型區域與該頂部重摻雜_區域 法 過至少99%之該等經程式化單 . /；'L 早7°之5亥二極體的電 '/;IL為至少1.5微安培， 其：該第-複數個記憶體單元包括該第—記憶體階層 中之母個記憶體單元。 曰 9, ：：求項8之第一記憶體階層，其中當施加至該底部重 “P型區域與該頂部重摻雜n型區域之間的該電壓在 1.8伏特與約2·2伏特之間時電流流過該等卜^二極體。 1〇·如請求項8之第一記憶體階層，其中每—二極體與二 化物、鍺化物或矽化物-鍺化物層接觸。 130177.doc -2^ 200901331 11.如請求項10之第一記憶體階層，其進一步包含： 形成於該基板上之第一複數個大體上平行、大體上共 平面的軌狀導體；及 形成於該等第一導體上之第二複數個大體上平行、大 體上共平面的軌狀導體， 每一第一 p-i-n二極體垂直地安置於該等第—導體中之 一者與該等第二導體中之一者之間。 12·如請求項11之第一記憶體階層，其中每一第一記憶體單 元進一步包含一狀態改變元件。 13. 如請求項12之第一記憶體階層，其中該狀態改變元件為 反溶"糸，且母一第一記憶體單元為'--次性可程式化 記憶體單元。 14. 如請求項13之第一記憶體階層，其中該反熔絲為一介電 層或介電質堆疊。 15. 如请求項12之第一記憶體階層，其中該狀態改變元件為 一電阻率切換元件，且每一第一記憶體單元為一可重寫 記憶體單元。 … 1 6.如明求項1 5之第一記憶體階層，其中該電阻率切換元件 l 3 —7L金屬氧化物或奈米碳管組構。 月求項8之第一記憶體階層，其中該第一複數個記憶 體單元㊅s I 匕括至少100,000個記憶體單元。 1 8.如請求jg g 4 之第一記憶體階層，其中該第一記憶體階層 係形成於一基板上。 θ 1 9 ·如請求項]s 〜 8之弟一記憶體階層，其中基板包含單晶石夕。 130177.doc 200901331 2°·ΠΓ1δ之第一記憶體階層，其中-第二記憶體階層 係早體地形成於該第—記憶體階層上。 21’如請求項20之第一記憶體階層，其中該第二記憶體階層 :含第二複數個p_i_n二極體’每一第二ρ小η二極體具有 一底部重㈣η型區域及—頂部重型區域。 22. —種用於形成一垂首定&斗，. t直疋向式ρΜ_η二極體之方法，該方法 包含： 在一基板上形成一第一軌狀導體； 在該第-執狀導體上形成沈積半導體材料之一底部重 摻雜ρ型區域； 在半導體材料之該底部重摻雜ρ型區域上形成沈積半 導體材料之—中間本質或輕摻雜區域，其中該沈積半導 體材料為石夕、錯或一砍_鍺合金； 圖案化及蝕刻該底部重摻雜？型區域及該中間本質或 輕推雜區域以形成一柱； 形成一摻雜有砷之頂部重摻雜η型區域；及 退火以結晶該半導體材料，其中該半導體材料之某一 部分在沈積時為非晶形的且在該退火步驟之後與一矽化 物、緒化物或石夕化物_錯化物接觸， 其中該p-i-n二極體包含該底部重摻雜ρ型區域、該令 間本質或輕摻雜區域及該頂部重摻雜區域。 23. 如請求項22之方法，其中該矽化物為矽化鈦、鍺化鈦、 矽化鈦-鍺化鈦、矽化鈷、鍺化鈷或矽化鈷-鍺化鈷。 24. 如請求項22之方法，其中該頂部重摻雜n型區域係就地 130177.doc 200901331 摻雜。 25.如請求項22之方法’其中該頂部重摻雜η型區域係藉由 經由離子植入來摻雜該中間本質或輕摻雜區域之該頂部 來摻雜。 26. 如請求項25之方法，其中形成該頂部重摻雜^型區域之 離子植入在該圖案化及钱刻步驟之前發生。 27. 如請求項25之方法，其中形成該頂部重摻雜η型區域之 離子植入在該圖案化及蝕刻步驟之後發生。 28. 如請求項22之方法，其進一步包含在該頂部重摻雜η型 區域上且與之接觸來形成一鈦、鈷、鉻、钽、鉑、鈮或 鈀層，其中該矽化物、鍺化物或矽化物_鍺化物係在該 鈦、姑、鉻、组、#、鈮或把層之—部分與該頂部重換 雜η型區域反應時形成。 29·如請求項28之方法，其中該 ，、τ邊欽姑鉻、钽、鉑、鈮或 把層為一頂部導體之一部分。 3〇,如請求項28之方法，其中該鈦、钻、絡、组、翻、銳或 把層為用以在該圖案化及㈣步驟期間餘刻該柱的一硬 式遮罩之-—部分。 31. 記憶體單元 如請求項22之方法，其中該p_i_n二極體為 之一部分，其中該記憶體單元進一步包含： 該軌狀導體之一部分； 該P-i-n二極體上之 二極體安置於該第一 32.如請求項31之方法， —第二軌狀導體之—部分，該p-i-n 軌狀導體與該第二軌狀導體之間。 其中該記憶體單元進—步包含一介 130177.doc 200901331 電擊穿反熔絲’該介電擊穿反熔絲及該p_i_n二極體電性 地串聯配置於該第一導體與該第二導體之間。 33. 如請求項32之方法，其中該介電擊穿反熔絲包含Hf02、 AI2O3、Zr〇2、Ti〇2、La2〇3、Ta2〇5、Ru〇2、ZrSiOx、 A1Sl〇x、HfSiOx、HfAlOx、HfSiON、ZrSiA10x、 HfSiAl〇x、HfSiA10N或 ZrSiAlON。 34. 如4求項32之方法，其中該介電擊穿反熔絲包含二氧化 〇 f ' 3 5.如睛求項3丨之方法，其中該記憶體單元進一步包含一電 阻率切換元件’該電阻率切換元件及該p_i_n二極體電性 地串聯配置於該第一導體與該第二導體之間。 如請求項35之方法，其中該電阻率切換元件包含一二元 金屬氧化物。 3 7.如明求項36之方法，其中該二元氧化物係選自由以下各 物組成之群組：Nix〇y、Nbx〇y、Tix〇y、Hfx〇y、Alx〇y、 (.. Mgx〇y、C°x〇y、Crx〇y、Vx〇y、Znx〇y、ZrxOy、BXN# AlxNy 〇 38.如請求項35之方法，其中該電阻率切換元件包含奈米碳 管組構。 °月求項22之方法，其中該基板為一單晶石夕晶圓。 4〇· —種用於形成一單體三維記憶體陣列之方法，該方法包 含： a)错由以下各者在一基板上單體地形成一第一記憶體 階層： 130177.doc 200901331 I) 在该基板上形成第一複數個軌狀導體； II) 在該等第一執狀導體上形成沈積半導體材料之一 底部重摻雜p型區域； Ui)在該底部重摻雜P型半導體上形成沈積半導體材 料之+間本I或輕摻雜區域，其中該沈積半導體 材料為發、鍺或一;5夕_錯合金； IV) 圖案化及蝕刻該底部重摻雜p型區域及該中間本 質或輕摻雜區域以形成第一複數個柱； V) 形成一摻雜有砷之頂部重摻雜區域； VI) 退火以結晶該半導體材料，其中該半導體材料之 某σ卩刀在沈積時為非晶形的且在該退火步驟之後 與一矽化物、鍺化物或矽化物_鍺化物接觸；及 VU)在该中間本質或輕摻雜區域上形成第二複數個 軌狀導體，其中該第一記憶體階層包含第一複數個 記憶體單元’每一第—記憶體單元包含該等第一軌 狀導體中之一者之—部分、第一複數個柱中之一 者，及該等第二導體中之一者之一部分， 其中該等第一柱中之每一者包含一p-i-n二極體，其 包含由該摻雜步驟形成之一底部重摻雜p型區域、 中間本貝或輕摻雜區域及一頂部重換雜η型區 域， 及 5)在°亥第一 S己憶體階層上單體地形成一第二記憶體階 層0 130177.doc 200901331 41. 如請求項40之方法，其中該第二記憶體階層包含第二複 數個p-i-n二極體，每一第二p-i-n二極體包含一底部重摻 雜η型區域、一中間本質或輕摻雜區域及一頂部重摻雜p 型區域。 42. 如請求項4 1之方法，其中該等第二導體由該第一記憶體 階層及該第二記憶體階層共用。 130177.doc
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