200818401 - 九、發明說明： . 【發明所屬之技術領域】 本發明係關於一種製作互補式金屬氧化電晶體 (complementary metal oxide semiconductor transistor)的方 法。本發明之特徵在於其不需要多餘步驟形成保護層作為 後續凹槽蝕刻製程和選擇性磊晶成長製程之硬遮罩。 【先前技術】 隨著半導體元件尺寸越來越小，電晶體製程步驟也有 許多的改進，以期製造出小體積、高品質的電晶體。由於， 在小尺寸的電晶體中，進行自動對準金屬矽化物 (self_aligned silicide，salicide)製程時，容易發生過度消耗源 極/>及極區的石夕基底以形成金屬石夕化物的情況，這不單單會 使得源極/汲極區中的晶格結構遭到破壞，更進而會導致及 極/源極和基底之間的PN接合(PN junction)與金屬石夕化物 (silicide)過近產生漏電（leakage)，更可能會造成元件失效。 、 · * 因此，在現行的電晶體製程中，通常會利用選擇性磊 晶成長(selective epitaxial growth, SEG)製程，架高電晶體的 汲極/源極區，以避免金屬矽化物的形成過度消耗矽基底， 並利用磊晶與閘極通道矽之間的應力作用進而提升元件的 電性表現。 200818401 • 明參考弟1至5圖’第1至5圖係為先前技術之互補 式金屬氧化（complementary metai oxide semiconductor， CMOS)電晶體製作方法示意圖。如第1圖所示，一基底ι〇2 包含有N型井1〇4、p型井1〇6和淺溝隔離，基底1〇2 上則具有數個閘極結構:Π〇、112，其中，閘極結構11〇位 於N型井104上方，閘極結構112位於p型井1〇6上方， 淺溝隔離108則位於閘極結構11〇、112兩兩之間的基底1〇2 中。而基底102可為p型矽基底，閘極結構11〇、112可由 多晶矽等導電材料所構成。 後，利用遮罩（未顧示）進行一輕摻雜離子佈植製 程，以於閘極結構110兩侧之N型井104中植入摻質，形 成p型輕摻雜區114。之後，再利用另一遮罩（未顯示） 進行另-輕摻雜離子佈植製程，以於閑極結構ιΐ2兩側之 P型井106中植入摻質，形成N型輕摻雜區116。其中， 形成P型輕摻雜區114#σΝ型輕摻雜區116的順序可以調 換。接下來’沈積一介電層（未顯示）於基底102上方且 覆蓋住閘極結構11G、112。接著’對介電層進行-非等向 性触刻_sotropicEtch)製程，以於開極結構110、⑴周 圍形成側壁子122。
請參考第2圖、，形成一 106和間極結構η〕上方 圖案化光阻層202覆蓋在P型 ’暴露出N型井】04和閘極結 200818401 - 構110。接續著，利用閘極結構110、閘極結構110周圍的 側壁子122和圖案化光阻層202作遮罩，進行一 P_離子佈 植製程，以於侧壁子122外側的N型井104中植入摻質， 形成P_摻雜區204。接著，去除圖案化光組層202。 凊參考第3圖，沈積一保護層（cap layer)(未顯示）於基 底102上方。接著可選擇性地形成一圖案化P+光阻層304 於P型井106上方的保護層上。再利用閘極結構11〇、閘 極結構110周圍之侧壁子122和圖案化光阻層3〇4作遮 罩，進行一 P+離子佈植製程，以於側壁子122外側的N型 井104中形成P+摻雜區306。接續著，利用圖案化光阻層 3料對保護層進行一蝕刻製程，形成圖案化保護層3〇2。接 著’去除圖案化光阻層304。 明參考第4圖。接續著，.利用圖案化保護層3〇2、閘 極結構110、閘極結構.m周圍之側壁子122作為遮罩，以 適當敍刻選擇比進行-_製程，以於側壁子122和淺溝 隔離⑽之間的N型井104中形成凹槽㈣㈣棚。接著， 進行一選擇性磊晶製程，每 ^ 於母個四槽400中形成一磊晶層 中蟲晶層402之材質可兔 302。 ,何貝j為矽、鍺化矽（SiGe)或者碳 化矽(SiC)等等。接續著， 太隊圚案化保護層 請參考第5圖，形成一
圖案化光阻層（未顯示）於N 200818401 ， 型井1〇4上方，利用閘極結構112和其周圍的側壁子122 作為遮罩，進行一 N+離子佈植製程，以於閘極結構112之 侧壁子122之P型井1〇6中，·形成波極/源極區5〇2，其中， 汲極/源極區502係為N+摻雜區。接著，去除此圖案化光 阻層。 接續著，形成另一圖案化光阻層（未顯示）於p型井 106上方，利用閘極結構110和其周圍的側壁子122作為 遮罩，進行一 P+離子佈植製程，以於閘極結構11〇之側壁 子122外側的N型井104中，形成汲極/源極區504。其中， 没極/源極區504係為P+摻雜區。接著，去除此圖案化光阻 層。接續著，進行一次高溫回火(anneal)製程來活化基底1〇2 中的摻質，並同時修補在各離子佈植製程中受損的基底1〇2 表面晶格結構。當然，在此先前技術中，完成汲極/源極區 502、504的順序是、可以調換的.。· 完成前述製程後，閘極結構11.2和没極/源極區502即 構成先前技術之CMOS電晶體中的N型通道金屬氧化半導 體(N channel MOS，NMOS)電晶體506。而閘極結構n〇和 汲極/源極區504即構成先前技術之CMOS電晶體中的p型 通道金屬氧化半導體(P channel MOS，PMOS)電晶體508。
由於先前技術必須利用圖案化保護層302作為PM0S 200818401 ， 電晶體508之凹槽400蝕刻製程以及選擇性磊晶成長製程 時的硬遮罩（hard mask)，因此形成圖案化保護層302對於 先前技術來說是必要性.的步驟·。但是，形成圖案化保護層 3〇2的製权，係藉由沈積一層3〇〇至4〇〇埃(angstrom)厚的 保護層在基底102上，再進行一蝕刻製程以形成圖案化保 護層302。此外，在蝕刻此保護層時，亦常會發生蝕刻不 完全的情況，導致N型井1〇4上方殘留有部份的保護層無 法完全清除乾淨，而這種有保護層殘留的基底1〇2表面就 無：蝕刻出理想的凹槽400結構，使得後續形成的電晶體 效=亦不佳，.而且钱刻凹槽4〇〇的製程又影響到間極結構 之夕曰日砍導線的寬度，所以對電晶體之效能影響極大。 【發明内容】 本發明係提供一種製作互補式金屬氧化電晶體的方 4以解決上述先前技術之問題。 曰發明之—較佳實施例係提供一種製作互補式金屬 乳化電日日體的方法。此方法之基底具有第—型井、第二型 型井和第二型井之間具有絕緣層。另外，形成 ^ 、位於該第一型井上方，第二閘極位於第二型井上 =一七成第_阻#層於第二型井上方且形成第—側壁子於 閘極周圍，其中，第一阻擒層和第一側壁子係由同一 電層經由同―♦鈾刻製程所構成。接著，於第—閉極之 200818401 第一側壁子相對兩侧 區。於第一閘極之第 製程，形成第一凹指 内形成第一磊晶層。 之基底中植入摻質，形成第一摻雜 —側壁子相對兩側之基底中進行蝕刻 。之後，進行磊晶製程，於第一凹槽 本發明不需要先 生先前技術中#―保護層在基底上’所以不會發 的凹槽_製心、、^的保護層無法㈣完全，導致後續 接利用後續形成側H利進行的情況。而且’本發明是直 ^卞的介電層形成圖案化阻擋層，所以 可以利用形成側壁子沾制 的製程直接形成，也可以利用去除側 壁子的製程一併去险 ^ % 所以本發明的製程較先前技術更為 簡化’而且在不需保護層的情形下蟲晶層會更接近閘極通 道石夕而得到較佳化的元件電性表現,。 【實施方式】 本發明係提供一種製作PM〇S電晶體、NMOS電晶體 以及CMOS電晶體的方法，其可應用在應變矽金氧半導體 電晶體（strained-silicon MOS transistors)或是架高電晶體之 沒極/源極區的選擇性蟲晶成長（selective epitaxial growth， SEG)等製程中。 請參考第6至11圖，第6至11圖係為本發明第一較 隹實施例之CMOS電晶體製作方法示意圖。如第6圖所 200818401 • 示’基底602在第一較佳實施例中可為一 p型石夕基底、一 N型矽基底或是一矽覆絕緣（SC)I)基底，且基底602中包含 . . · · 有N型井604、P型井606和絕緣材質構成的淺溝隔離608。 基底602上則具有數個閘極結構61〇、612，其中閘極結構 610位於N型井604上方，閘極結構612位於P型井606 上方’淺溝隔離608則位於閘極結構61〇、612兩兩之間的 基底602中。其中，閘極結構61〇、612可由一多晶矽等導 電材料以及一閘極介電層堆疊構成。隨後利用遮罩（未顯 不）進行一輕摻雜離子佈植製程，以於閘極結構61〇兩側 之N型井604中植入摻質，形成p型輕摻雜區614。之後， 再和用另-遮罩（未顯不）進行另—輕摻雜離子佈植製程， 以於閘極結構612兩側之P型井6〇6中植入推質，形成N 型輕摻雜區616。其中，形成P型輕摻雜區副和N型輕 推雜區616的順序可以調換。而且在此實施例中亦可選擇 ^地於P型輕換雜區614外植入吋KT，於N型輕摻雜區 16植入ρ^ρκτ，達到更好的防漏電效果。 …接下來’沈積一介電層（未顯示）於基底鎖上方且 义整覆蓋住閘極結構610、612。铁你 “、、、後’形成一圖案化光阻 增620於此介電層上方，且此圖宰;^ ^ 口系化光阻層620僅覆蓋在 型井606上方，而未覆蓋在N型井604上方。接著利用 圖案化光阻層620當做關料來對此介電層進行一非等 向性叙刻製程，以於N型井604 p + 疋方的閘極結構610周圍 200818401 I成側壁子622，而p型井_上方的介電層因為被圖案 化光阻層620覆蓋，所以不被蝕刻，因而形成一阻擋層618 印參考第7圖，接著，以閘極結構610、側壁子622、 圖案化光阻層602和阻擋層618作為遮罩，進行一 離子 ^植製程’以於側壁子622和淺溝隔離娜之間的N型井 6〇4中植入推質’形成摻雜區702。接著，移除圖案化光 阻層020 〇 k後请參考第8圖，利用閘極結構610、側壁子622、 阻擋層618作為遮罩，進行一㈣冑程，以於側壁子622 矛乂溝卩同離608之間的N型井604中形成凹槽800，並保 留部份之匕摻雜區702。接著，進行一選擇性磊晶製程， 於每個凹槽800中形成—磊晶層802，其中磊晶層802之 材質可為矽、鍺化矽等。 睛參考第9圖，形成一圖案化光阻層9〇〇於阻擋層618 上方，接著，利用閘極結構61〇、側壁子622作為遮罩， 進仃一 P+離子佈植製程，以於側壁子622和淺溝隔離6〇8 之間的磊晶層802中植入摻質，形成汲極/源極區9〇2，其 中，汲極/源極區902係為p+摻雜區。然後，去除圖案化光 阻層900。其中，閘極結構61〇和汲極/源極區9〇2即構成 此第一較佳實施例之CM〇S電晶體t的PM〇s電晶體9〇4。 13 200818401 請參考第10圖，接著去除阻擋層618、侧壁子622， 並沈積—層介電層（未顯示）於基底602上，隨後再對介 電層進行一非等向性蝕刻製程，以於閘極結構610、612周 圍形成側壁子1002。 請參考第Π圖，形成一圖案化光阻層11〇2覆蓋在n 型井604上方。接著，進行—N+離子佈植製程，以於閘極 結構612之側壁子1002和淺溝隔離6〇8之間的p型井6〇6 中形成汲極/源極區1104。其中，汲極/源極區11〇4係為 N+摻雜區。之後，去除圖案化光阻層11〇2。其中，閘極結 構612和汲極/源極區11〇4即構成第一較佳實施例之 電晶體中的NMOS電晶體1106。接續著，進行一次高溫回 火(anneal)製粒來活化基底602中的推質，並同時修補在各 離子佈植製程中受損的基底602表面晶格結構。至此完成 本發明之第一較佳實施例之CMOS電晶體的製程。 在第一較佳實施例中所形成之CM〇S電晶體之PM〇s 電晶體904具有磊晶層，但是NM0S電晶體11〇6則不具 有磊晶層。但在本發明之其他變化型中，卻可以製作出 PMOS電晶體9〇4和NMOS電晶體11〇6皆具有磊晶層的 CMOS電晶體。其相關製程於第二實施例中描述。 14 200818401 . 請參考第12至15圖，第12至15圖係為本發明第二 較佳實施例之部分製作方法示意圖。為方便說明起見，第 12圖係接續於第一較佳實施例形成PMOS電晶體904之 後，亦即本發明第二較佳實施例之完整製作方法示意圖係 為第6至9圖接續至第12至15圖。 如第12圖所示，於PMOS電晶體904完成之後，去除 阻擋層618、側壁子622，並再沈積一層介電層（未顯示） 於基底602上，且完整覆蓋住閘極結構61〇、612。接著， 形成一圖案化光阻層12〇2於此介電層上方，且此圖案化光 阻層1202僅覆蓋在n型井6〇4上方，而未覆蓋在p型井 606上方。隨後對介電層進行一非等向性蝕刻製程，以於p 型井606上方的閘極結構612周圍形成側壁子1204，而N 型井604上方的介電層因為被圖案化光阻層620覆蓋，所 以不被蝕刻，因而形成一阻擋層1206。 清參考第13圖，接著，以閘極結構612、側壁子1204、 圖案化光阻層12〇2和阻播層12〇6作為遮罩，進行一 N•離 子佈植製铋，以於側壁子12〇4和淺溝隔離之間的p型 井606中形成N_摻雜區13〇2。 在移除圖案化光阻層1202之後，請參考第14圖，利 用開極結構612、側壁子1綱、阻擋層1206作為遽罩，進 200818401 行一蝕刻製程’以於側壁子1204和淺溝隔離008之間的p -型井606中形成凹槽1棚，並保留部份之N_換雜區！ 3〇2。 接著，進行一選擇性磊晶製程’於每個凹槽中形成—磊晶 層1402，其中蠢晶層1402之材質可為石夕或者碳化石夕等。日日 請參考第15圖，形成一圖案化光阻層15〇2於阻撞層 1206上方。接著，利用閘極結構612、側壁子12〇4作二^ 罩，進行- N+離子佈植製程，以於側壁子讀和淺溝隔 離608之間的蟲晶層14〇2中，形成汲極/源極區⑽。盆 中’沒極/源極區1504係為N+摻雜區。最後去除圖案化光 阻層1502。其中，閘極結構612和没極/源極區15〇4即構 成此較佳實施例之CMOS電晶體中的NM〇s電晶體测。 〃值得-提的是，無論在本發明的第一或者第二較佳實 施例中’ P-摻雜區702和沒極/源極區9〇2皆可藉由離子佈 2製程中離子植人之角度的調整以及㈣製程的控制，使 得P·，雜區702和株極/源極區9〇2之底部和側邊之間存在 定的距離目而產生一緩衝區9〇6 ’故緩衝區娜係 可避免接合漏電的發生。當然，在第二實施例中，也可以 將相同的原理應用在形成N _摻雜區】3 〇 2和沒極/源極區 =4中’使得形成N_摻雜區13〇2和汲極/源極區漬的 子佈植具有—定的角度差，.因而於N·摻雜區㈣和沒 極场極區1綱之底部和側邊兩者冬間亦產生一緩衝區 200818401 . 1508，可以避免接合漏電的情況。 由於本發明不需要先沈積_保護層在基底上，所以不 會發生先前技術中n型井上的保護層無法蝕刻完全，導致 後續的凹槽蝕刻製程無法順利進行的情況。而且，本發明 疋直接利用後續形成側壁子的介電層形成圖案化阻擋層， 所以可以利用形成側壁子的製程直接形成，也可以利用去 除側壁子的製程一併去除，因此本發明的製程較先前技術 更為簡化，且閘極結構之多晶矽導線可以作得更小，另外， 蟲晶層會因為不需要額外的保護層.而更接近之閘極通道矽， 對於基底產生之應變（strain)結構效果更好，使得電晶體的 效能大幅提昇。 以上所述僅為本發明之較佳實施例，凡依本發明申請 專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。 【圖式簡單說明】 電晶體製作方 第1至5圖係為先前技術之互補式金屬氧化 法示意圖。 第6=Γ系為本發明較佳實施例之互補式金屬氧化電晶 體製作方法示意圖。 电日日 示意圖。 第12至15圖係為本發明第二實施例之製作方法 200818401 , 【主要元件符號說明 102 、 602 基底 104 、 604 N型井 106 、 606 P型井 108 、 608 淺溝隔離 110、112、610、612 閘極結構 114、 614 P型輕摻雜區 116 、 616 N型輕摻雜區 122、622、1002、1022、1204 侧壁子 202、304、620、900、.1102、1202、1502 圖案化光阻層 204 、 702 P-摻雜區 302 圖案化頂遮罩層 306 P+摻雜區 400、800、1400 凹槽 402、802、1402 磊晶層 502、504、902、1104、1504 >及極/源極區 506 、 1106 、 1506 NMOS 508 、 902 PMOS 618 、 1206 阻擋層 906 、 1508 緩衝區 1302 N-摻雜區