TW200814303A - Memory cell system with multiple nitride layers - Google Patents

Description

200814303 九、發明說明： 【發明所屬之技術領域】 本發明大體上係關於記憶體系統，且詳言之，係關於 非揮發性記憶體系統。 【先前技術】 現代電子裝置，譬如智慧型手機、個人數位助理、隨 選疋位服務裝置、數位相機、音樂播放器、伺服器、以及 儲存陣列均帶有降低成本之期待將更多之積體電路装入持 續縮小的實體空間中。讓電子裝置不斷擴散進入日常生活 之基礎是資訊之非揮發性儲存，譬如行動電話號碼、數位 相片、或音樂檔案。已開發多種技術來符合這些要求。 已開發各種類型之非揮發性記憶體，包含電子式可抹 除可程式化唯讀記憶體（EEPR0M)以及電子式可程式化唯 讀記憶體（EPROM)。各類型之記憶體具有優點及缺點。 EEPROM可被輕易抹除而不需額外之外部設備，但會降低 I資料儲存密度、較低速度、以及較高成本。相形:下，_ EPROM係較不貴且具有較大之密度，但缺乏可抹除性。 稱為“快閃（Flash)，，EEPR〇M或快閃記憶體之較新型的 記憶體已變得非常受歡迎，因為它結合EpR〇M高密度與 低成本以及騰R0M之電子式抹除能力之優點。快閃=憶 體可被覆寫且不需電力即可保留其内容。現代之快閃記憶 體係以浮置閘極（floating gate)或電荷捕陷架構來設計。丄 架構有其優點和缺點。 浮置閘極架構提供施行簡單化。此架構嵌入閘極結構 94000 5 200814303 (f為浮田置閘極）於習知的金屬氧化物半導體_8)電晶體 閘極堆疊内D雷4 Ab、、+ 、， 妤志& 土 此/入亚儲存於浮置閘極内以及使用電 丨抹除。所儲存之f訊由取決於儲存於浮置閉極 中之電荷之臨限㈣值而可以解釋為“0” 4 1，，值。者 閃記憶體之需求增加時，快閃記憶體必須用新的^ ¥體以程來縮放尺寸1而，新的半導體製程造成浮置閘 極木構之快閃記憶體中關鍵尺寸的減少，此情況造成不希 望之程式化時間增加和保留資料之減少。 Θ電荷捕陷架構對於新的半導體製程相較於浮置間極架 構提供改良之縮放尺寸能力（sealability)。電荷捕陷架構之 一種實施方式為十氧化物_氮化物_氧化物半導體 (s山叫〇Xide-nitride_oxide semic〇nduct〇r，s〇n〇s)，i 中 電荷捕陷於該氮化物層中。電荷捕陷效率決定於程式⑽ 作後是否記憶體裝置能夠保持足夠的電荷於儲存節* 並且反映資料保持特性。福勒諾德漢電子穿隨 (Fowler-Nordheim electron tunneling)為所希望的方法用於 透過電洞直接穿隧的抹除操作，其f要非常薄㈣道氧化 物（tunnel oxide)，而造成資料保持不良。 於福勒諾德漢抹除操作期間，電子亦能從閘極經由頂 部氧化物穿隧進入電荷捕陷層中。此現象時常稱之為背閘 極注入（back-gate injection)。s〇N〇s快閃記憶體由於^ ^ 極注入而承受不良之福勒諾德漢抹除效能。於氮化物層; 之矽含量改進了抹除效能，但是提供了不良之資料保^。 再者’儘管梦含量以及對於製程添加成本，電荷捕陷芦魚 94000 200814303 氧化物層之間之介面還是呈現出財縮放和功能 之二:於…記._ 厓手汉進抹除效能、和改進 .子的需要。鑑於對節省成本和改進效能之持口二 .求’因此對於發現這些問題之解決之道愈來愈緊^。的茜 已長時間尋求對這些問題之解決方法，但是先 教示或建議任何的解決方法，因此對於這^問 、解决已長期困擾著熟悉此項技術者。 【發明内容】 本發明提供一種記憶體單元系統，其包含在半導體基 ，之上形成第一絕緣體層，在該第'絕緣體層： =捕陷層’在該電荷捕陷層之上形成第二絕緣體層；在； 體層之上形成頂部阻撞中間層，以及 狺中間層之上形成接觸層。 ，例，=明之特定實施例除了或替代以上提及之這些實施 於炎考=上係明顯的之外，還具有其他態樣。該等態樣 二以荨附加圖式時，從閱讀以下之詳細發明中，對此 術領域具有通常知識者*言將變得顯而易見。 【實施方式】 在以下說明中’將給予多個特定細節以對本發明提供 传然而，本發明可在沒有梅^ 的。為了不模糊本發明’一些已知的系㈣ "驟均不詳細揭露。同樣地，顯示該等裝置之實施 94000 200814303 例=圖式係部分圖解的且不#比例冑製，ϋ且特別是_些 ，等尺寸為了呈現清晰起見而在該等圖式中非常誇大地來 …頁丁除此之外，為了清晰及易於圖解、說明及瞭解起見， 相同之4寸铖通常會以相同之元件符號來描述。 “如用於此處之用辭“水平，，係定義為平行於該習知積體 電路表面之平自’而無關其方肖。用辭“垂直，，參照垂直於 门1J门彳疋義之水平的方向。例如“在…上面0b〇ve广、“在···下 面‘(bel〇W)、底部（bottom)，，、“頂部（top)，，、“侧邊（side)” (如 於側土（sidewall)，，）、“較高（higher)，，、“較低（1〇獸〇”、“上 面（upper)、在…之上（〇ver)，，以及“在…之下&牆〇，，之用 辭均相對於該水平表面來定義。用辭“在···上（⑽)，，係指元 件間有直接接觸。 如用於此處之用辭‘‘製程，，包含材料之沈積、圖案化、 曝光、顯影、敍刻、清潔、模製、以及/或該材料之移除或 I如形成上述結構所需之材料。 • 第1圖’其中顯示可實施本發明之各種態樣之 ，子系統1GG之實例之示意圖。智慧型手機102、人造衛 =1 04和°十异系統1 06為使用本發明之電子系統1 〇〇之 只例電子系統100可以是執行用於資訊之產生、傳輸、 清存和耗用之任何功能之任何的系統。例如，智慧型手 舞102可以藉由傳送聲音至人造衛星1〇4而產生資訊。人 造衛星104用來傳輸資訊至計算系統1G6。計算系統106 可用來儲存資訊。智慧型手機1G2亦可㈣從人造衛星1〇4 94000 8 200814303 送來之資訊。 參照第2圖，其中顯示裝置200之平面圖，於該裝置 200可施行本發明之各種態樣。裝置200為包含具有本發 明之記憶體系統202之半導體裝置。裝置200通常包含半 導體基板2 0 4 ’其中形成^一個或多個焉密度核心區和一個 、 或多個低密度週邊部分。 高密度核心區一般包含一個或多個記憶體系統202。 低密度週邊部分一般包含輸入/輸出（I/O)電路和用來以個 / . . % 別方式和選擇方式將各記憶體系統202中之位置定址之程 式化電路。該程式化電路以部分表示，並包含一個或多個 X解碼器206和y解碼器208,其與I/O電路210協作用來 連接所選擇之定址記憶體單元之源極、閘極、和汲極至預 定的電壓或阻抗以實現對記憶體單元的指定操作，例如， 程式化、讀取、和抹除，並取得所需的電壓以實現此等操 作0 為了例示之目的，裝置200顯示為記憶體裝置，但應 瞭解到裝置200可以是具有其他功能區塊的其他的半導體 裝置’譬如數位邏輯區塊、處理器、或其他類型的記憶體。 亦為了例示之目的，裝置200說明為單一型的半導體裝 置，但應瞭解到裝置200可以是使用本發明之具有相似或 不同半導體技術（譬如電源裝置或微機電系統 (microelectromechanical system，MEMS))之其他類型裝置 之多晶片模組。又為了例示之目的，裝置200說明為半導 體裝置，但應暸解到裝置200可以是包含本發明之板層產 9 94000 200814303 • 品（board level product) 〇 - 茲麥照第3圖，其中顯示了記憶體系統2〇2之一部分 -之平面圖，於記憶體系統202中可實施本發明之各種態 樣。記憶體系統202具有記憶體單元系統3〇2之ΜχΝ陣 •列。半導體基板2〇4具有複數條平行延伸之位元線3〇4， '與複數條平行延伸且與該複數條位元線3〇4成直角之字元 線306。該字元線306和位元線3〇4具有接點和互連 厂（nitemmnection)(圖中未顯示)至第2圖中所討論的程式化 ' 電路。 …兹參照第4圖’其中顯示本發明之實施例中記憶體單 疋系統400之剖面立體圖。記憶體單元系統彻可代表第 3圖之記憶體單元系統302。記憶體單元系統彻包含含有 用來儲存電荷（譬如電子）之電荷儲存區4()4之記憶體單元 $疊402。為了例示之目的，記憶體單元系統伽顯示具 其個用來儲存電荷之電荷儲存區綱，但應瞭解到 ’、可提供任何數目之電荷儲存區4G4。亦解 儲存區彻可提供儲存任何數目之電荷。订 記憶體單元堆疊4〇2亦包含半導體基板偏， 型f反，該基板偏具有譬如η型區之第一區彻和3壁如 η型區之第二區41〇〇笫一 / -如 ^ 曰 品 8可以是源極而第二區41〇 =疋汲極’或反之亦然。取決於與記憶體單元系统400 ί接：整個的記憶體陣列而定，第-區術、第二區410、 Ϊ；：ίΓ連接第3圖之位元線304，該位元線304提供對 早凡糸統400的存取用來解碼處理，譬如讀取、r 94000 10 200814303 .二匕:：除：記憶體單元系統彻亦包含譬如多晶石夕、^ 夕:或金屬之字元線412,作用為控制閘極與用來 解碼處理（鐾如嘈取、γ — /、 來 : 式和抹除）之位元線304協作。 取决於子凡線412和連接i雷柯、、塔枚斗、、 上·f 彡至電性源極或汲極之位元線304 上之心虎而疋，記憶體單元系統4〇 除電荷儲存區404。 釭式化或抹 :'、、、弟5圖’其中顯示於本發明之實施例中記憶體 凡堆豐500之剖面圖。記恃舻罝 田 早 〔之士己产雜时乂协田口己匕胧早几堆® 500可代表第4圖 體美It 2。記憶體單元堆疊500包含於半導 5〇4(譬如P型石夕基板）上之電荷儲存堆疊502。馨如 二=、n型多晶ip型多^之半導體閘極鄕是錢 何儲存堆疊502上。 疋任包 ”堆疊502提供譬如，型區之第一區4〇8與譬 體之弟二區410之間的區域，用於儲存電荷。半導 .儲存位置的存取。 用於靖取及抹除電荷之 冰電荷儲存堆疊502具有多個層。電荷儲存堆疊％ 弟一絕緣體層512(譬如二氧化石、—— 層）是在半導體基板5〇4之上。電㈣部穿隨氧化物 陷声5〗4 3〆―立 儲存堆® 502之電荷捕 ^ 層512之上。電荷捕陷層5U提 何之區域。電荷捕陷層514包含電荷捕陷材料， 。田3石夕之乳化物（slhcon rich此伽)(咖或观峨 ^修xNY)。電荷儲存層502之第二絕緣體層52〇㈤如 一乳化邦i〇2)之頂部阻擔氧化物層）是在電荷捕陷層叫 94000 11 200814303 :二!：：存堆疊502亦包含頂部阻撞令間層5i6(譬如 阻擋虱化物層）於第二絕緣體層52〇之上。 朽捕目的’電荷捕陷層514顯示為具有一層之電 = 應瞭解到可有不同的層數。亦為了例示之 的;電荷儲存…02中之各層顯示成分層的 同：二)，但應瞭解到諸層可不為分層而是形成具有不 =(:如從電荷細502之底部至頂部的石夕或氮化 物/辰度差）之相似材料的梯度。 ；第4圖之5己j思體單元系統4〇〇，抹除和電荷捕陷 效率為記憶體系統（未圖示）效能評估中所考慮之二個主要 的=數。電荷捕陷效率決定於程式化操作後記憶體裝置是 呆持足夠的电荷於電荷捕陷層514中並反應資料保 特性。 、 於福勒諾德漢抹除操作期間，電子亦能穿随從閘極經 由,頂部氧化物進入電荷捕陷層514中。此不希望之現象常 稱之為肖閘極注人。背閘極注人放慢抹除速度，並造成較 早=抹除飽和。電荷捕陷效率正比於氮化物層中相關的石夕 3里比率。所增加㈣含量增加了電荷捕陷層Μ中電子 動率。所增加的矽含量改善抹除速度至某一程度，但 疋=料保留，常t到損害。所增加的石夕含量既不能改進消 除背閘極注入也不能改善抹除飽和。 已發現到在第二絕緣體層52〇之上之頂部阻擋中間層 516減少了背閘極注入以改進福勒諾德漢抹除速度和抹除 飽和。頂部阻擒中划516增加了電子㈣阻擋高度，並 94000 12 200814303 2抹除操作期間相較於第二絕緣體層52Q降低於頂部阻 間層516 =之電場。如此—來，能改善福勒諾德漢抹^ k度數個數錢（Grdei< Qf magnitude)並降低伏 特之抹除飽和電壓。 丨牛低成伏 =發現到對於半導體閘極通為p型多晶 =!二1邑緣體層520之上之頂部阻播中間層…作用 f ^ s政阻障層並防止硼從半導體閘極506滲透入半導 基板504中。 〜亍¥體 情體堆、二圖’其中顯示於本發明之替代實施例中記 ΐ代表第4: Φ 詳細的剖面圖。記憶體單元堆叠600 _ ^ 憶體單元堆疊術。記憶體單元堆聂 且 吕如夕晶矽、n型多晶矽、或P型多晶石夕之车道 體閉=⑽是在電荷儲存堆疊602上。 曰夕之h 儲：堆疊602提供譬如n型區之第一區_與嬖 η ’區之第二區61〇之間之區域’用： 體基板004和丰導髀鬥托（〜如 +诚仔罨何。+導 位置的存取。叫供讀取和抹除電荷之儲存 第一ί =存堆疊6〇2具有多個層。電荷儲存堆疊602之 =半:二基板⑽之上。譬如底部氮化物層之： 602之電^捕=二！"緣體層612之上。電荷儲存堆疊 荷捕” 疋在底部阻擋中間I 618之上。電 曰4提供儲存電荷之區域。電荷捕陷層614包含 94000 13 200814303 -電何捕陷材料，譬如富含石夕之氮化物（SRN或SiRN)或氣化 夕（SixNY)。電荷儲存堆疊之第二絕緣體層譬如二 氧化矽（Si〇2)之頂部阻擋氧化物層）是在電荷捕陷層614之 上^電何儲存堆疊602亦包含頂部阻擋中間層616(譬如阻 擋氮化物層）於第二絕緣體層62〇之上。 —為了例示目的，電荷捕陷層614顯示為具有一層之電 荷捕陷材：，但應瞭解到可有不同的層數。亦為了二示之 目”的’電荷儲存堆疊6〇2中之各層顯示成分層的，但應瞭 二諸層可不為分層而是形成具有不同濃度（譬如從電荷 料::产6〇。2之底部至頂部的石夕或氮化物濃度差)之相似材 效率二圖之記憶體單元系統4〇。，抹除和電荷捕陷 憶體糸統（未圖示）效能評估中所考慮之二個主要 否i伴持=捕陷效率決定於程式化操作後記憶體裝置是 〔特:保持足夠的電荷於電荷捕陷層614中並反應資料保留 電荷入放慢抹除速度，並造成較早之抹除飽和。 可捕1¾效率正比於氮化物層中相關的矽含量 的秒含量增加了電荷捕陷層61n 曰 加的石夕含量改善抹除速度至某一程戶電：，::動率。所增 【到損害。雖然石夕含量於電荷捕陷效率中 色，但是它對漏電特性並沒有相同 塑、要的角 在電荷捕陷層614中之更多的&办备。由於儲存 環的電荷損失，.含量動 s、、家體層612之進一步 94000 14 200814303 的縮放尺寸。 已發現到在第一絕緣體層612之上之底部阻擋中間層 618改善了資料保留效能。在第一絕緣體層612之上之插 入的底部阻擋中間層61 8改善了介面特性以及於循環期間 的次臨限斜率退化，用以減少經由該第一絕緣體層612之 循環的電荷損失。能達成數伏特之改善，此係藉由由於循 環之電荷損失所產生之臨限電壓改變來測量。 亦已發現到對於半導體閘;^ 6〇6 $ p型乡晶石夕間極 時，在第一絕緣體層612之上之底部阻擋中間層618作用 為額外的硼擴散阻障層並抑制硼從半導體閘極6〇6滲透入 半導體基板604中。 ' 茲參照第7圖，其中顯示第5圖之記憶體單元堆疊5〇〇 於形成第一絕緣體層512階段之更詳細的剖面圖。此更1 細的剖面圖描緣第5圖之第一區5〇8與第5圖之第二區51°〇 之間之記憶體單元堆疊500。第一絕緣體層512形成於半 (.導體基板504上。可藉由任何數量之製程，譬如埶化 用，來形成第一絕緣體層512。 ’、、、 乍 參照第8圖’其中顯示第7圖之結構於電荷捕陷層514 之形成階段之剖面圖。電荷捕陷層514之富切之氮化物 ⑽邮積於第一絕緣體層512上和半導體基板5〇4之上。 可藉由化學氣相沉積製程（CVD)來形成富含矽之氮化 物’其中二種類型之氣體’譬如邮和哪，於富含石夕之 :化物之沉積期間相互作用。將考慮到富含石夕之 來儲存二個或多個位元，譬如NH3:SiH4氣體之比率，低 94000 15 200814303 於約360 : 60，但是高於約53 : 330。富含矽之氮化物可包 括較高之比率，譬如28 : 360，以提供用於單一位元儲存 之導電率。 參照第9圖，其中顯示第8圖之結構於第二絕緣體層 520之形成階段之剖面圖。可藉由任何數目之製程，譬如 原子層沉積（atomic layer deposition ; ALD)，而將第二絕緣 體層520沉積在電荷捕陷層514上。或者，可藉由任何數 目之製程，譬如蒸氣氧化作用或槽平面天線（slot plane f 1 antenna ; SPA)電漿技術，使電荷捕陷層514之頂部經受氧 化作用，以從該富含矽之氮化物之上部或電荷捕陷層514 之一般氮化矽層形成第二絕緣體層520,如頂部阻擋氧化 物層。第二絕緣體層520亦位於第一絕緣體層512和半導 體基板504之上。 參照第10圖，其中顯示第9圖之結構於頂部阻擋中間 層516之形成階段之剖面圖。頂部阻擋中間層516可藉由 任何數目之製程，譬如原子層沉積（atomic level deposition)，而沉積在第二絕緣體層520上。或者，可藉 由任何數目之製程，譬如槽平面天線電漿氮化作用（slot plane antenna plasma nitridation)或解耦合電漿氮化作用 (decoupled plasma nitridation ; DPN)而使第二絕緣體層 520 之頂部經受氮化作用。頂部阻擋中間層516係位於電荷捕 陷層514、第一絕緣體層512、和半導體基板504之上。 程式化和抹除電壓正比於記憶體單元堆疊500(或亦稱 之為閘極堆疊）之等效氧化物厚度（equivalent oxide 16 94000 200814303 =:。較薄的Ε〇τ最小化對於第3圖之記憶體 鮮之要求。SPA、DPN、或ALD對於超薄氮化 ，層或用於頂部阻射間層516之薄臈提供從數埃⑷至 數t埃之正確的厚度控制。頂部阻擔中間層516最低限度 地增加EOT。 鉍“、、第11圖’其中顯不第6圖之記憶體單元堆疊 600於底部阻擔中間層618之形成階段之剖面圖。或者， 〔底部阻擔令間層618可在相似於第7圖中所述階段之後及 、相似於第8圖所述階段之前形成於第—絕緣體層⑴上。 記憶體單元堆疊_之製造可如第8圖至第1〇 ^所述類似 地連續。底部阻擋中間層618可藉由任何數目之製程，譬 如原子層沉積，而沉積在第一絕緣體層612上。或者，可 藉由任何數目之製程，譬如槽平面天線電漿氮化作用或解 耦合電漿氮化作用錢第-絕緣體層612<頂部經受氮化 作用。底部阻擋中間層618亦位於半導體基板6〇4上面。 茲參照第12圖，其中顯示於本發明之實施例中用來製 造記憶體單元系統400之記憶體單元系統12〇〇的流程圖^ 系統1200包含··於方塊1202中，於半導體基板之上形成 第一絕緣體層，·於方塊1204中，於該第一絕緣體層之^形 成電荷捕陷層；於方塊1206中，於該電荷捕陷層^上形成 第二絕緣體層；於方塊1208中，於該第二絕緣體層之上形 成頂部阻擔中間層；以及於方塊121〇中，於該頂^阻播^ 間層之上形成接觸層。 ^ 因此已發現到本發明有許多的態樣。 94000 17 200814303 、，發現到本發明已改善抹除效能和資料保留。於頂部 阻擔乳化物層之上和閘極多晶石夕下面之頂部阻擔氮化物層 改善了抹除效能。本發明以在底部穿隧氧化物層之上和電 荷捕陷層τ面之底部氮化物層提供了額外的岁文能改進。 夕本卷月之個怨樣為於頂部阻擋氧化物層上面和閘極 多晶石夕下面之頂部阻擋氮化物層減少了背閑極注入，用以 改善抹除速度和飽和。對於？型閑極多晶⑪，頂部阻擔氮 化物層和底部阻擔氮化物層減少職ρ型閑極 入該半導體基板。 y人 本發明之另 朴、 個悲樣為於底部穿隧氧化物層上面和電 何捕1¾層下面之底部阻擋氮化物層減少了循環之 失，用以改善資料保留。 σ 、 本發明之又另一個態樣為提供沉積或氮化物製程以 二頁雜撞氮化物層和底部_氮化物層，由此最低限I 地影響等效氧化物厚度（EOT)。 ·义又 本么月之又另一個怨樣為消除了製造步驟，嬖 化製程和高溫氮化製程。這也高 …羊 太菸日日十π 、一回酿牦添了熱預算和成本。 * _ 另—個態樣為有效地支援和服務減小赤 、簡化系統、和增加效能之歷史傾向。 夕 到達其他有價值之態樣結果推動技術狀態 =此’已發現到本發明之記憶體單元系統 =用:記力憶盤系統之重要且迄今未知與無法取得1:; " 上乂及功能性態樣。所產生之製程及'组構 94000 18 200814303 (configuration)係直接的、有成本效益的、不複雜、高声庚 泛性、正確、靈敏的、以及有效的，以及能藉由採用用於 立即、有效率、和經濟的製造、應用、和利用之已知 件而實施。 雖然本發明已結合特定之最佳模式來描述，但應該瞭 解鑑於先前描述，許多替代、修改、以及變化對在此技術 領域具有通常知識者將會是顯而易見的。因此，本發明係 (欲包含所有落於該附加之申請專利範圍之範疇内的所有此 '種替代、修改以及變化。所有本文迄今所述及或於附加圖 式中所顯示之標的均以示範及非限制的意義來詮釋。 【圖式簡單說明】 第1圖為可實施本發明之各種態樣之電子系統之實例 之示意圖； 第2圖為可實施本發明之各種態樣之裝置之平面圖； 第3圖為可實施本發明之各種態樣之記憶體系統之一 部分之平面圖； 第4圖為於本發明之實施例中之記憶體單元系統之剖 面立體圖； 第5圖為於本發明之實施例中之記憶體單元堆疊之更 詳細的剖面圖； 第6圖為於本發明之替代實施例中之記憶體單元堆疊 之更詳細的剖面圖； 、第7圖為第5圖之纪憶體單元堆疊於第一絕緣體層之 幵> 成階段之更詳細的剖面圖； 94000 19 200814303 第8圖為第7圖之結構於電荷捕陷層之形成階段之剖 面圖； 第9圖為第8圖之結構於第二絕緣體層之形成階段之 剖面圖； 第10圖為第9圖之結構於頂部阻擋中間層之形成階段 之剖面圖； 第11圖為第6圖之記憶體單元堆疊於底部阻擋中間声 之形成階段之剖面圖；以及 曰 第12圖為於本發明之實施例中用來製造記憶體單元 系統之記憶體單元系統的流程圖。 -早凡 【主要元件符號說明】 100 104 200 204 206 210 302 304 402 404 408、 502、 506、 電子系統 人造衛星 裝置 504 、 604 X解碼器 I/O電路 400 、 1200 位元線 102 智慧型手機 106 計算系統 202 記憶體系統 半導體基板 208 y解碼器 記憶體單元系統 306、412字元線 500、600記憶體單元堆疊 電荷儲存區 406半導體基板 508、608 第—區 41〇、51〇、610 第 602電荷儲存堆疊 6〇6半導體閘極512、612第一絕緣體層 94000 20 200814303 514、 520、 618 1202 614 電荷捕陷層 516、616 620 第二絕緣體層 底部阻擋中間層 > 1204 、 1206 、 1208 、 1210 頂部阻擋中間層 方塊 21 94000

Claims (1)

1. 200814303 十、申請專利範圍： 1· 一種記憶體單元系統（1200)，包括·· 在半$體基板（504)之上形成第一絕緣體層（512); 在該第一絕緣體層（512)之上形成電荷捕陷 (514)； 在該電荷捕陷層（514)之上形成第二絕緣體； (520)； 曰 在該第二絕緣體層（520)之上形成頂部阻擋中間層 ‘ （516);以及 曰 在該頂部阻擋中間層（516)之上形成接觸層（506)。 2. =申請專利範圍f β之系統（12〇〇)，復包括在該第_ 絶緣體層（612)之上和該電荷捕陷層（614)下面形成底部 阻擋中間層（618)。 3. 如申請專利範圍第！項之系統（12〇〇)，其中，在該第二 絶緣體層（520)之上形成該頂部阻擋中間層（516)包含形 ； 成包括氮化物之該頂部阻擋中間層（516)。 4·申請專利範圍第1項之系統（12〇〇)，其中，形成該電荷 捕陷層（514)包含形成包括矽和氮化物之該電荷捕陷層 (514) 〇 5·如申請專利範圍第丨項之系統（12〇〇)，復包括： 形成具有記憶體單元系統（400)之記憶體系統 (2〇2)，·以及 形成具有該5己憶體系統（202)之裝置（200)或電子系 統（100)。 94000 22 200814303 6· —種記憶體單元系統（400)，包括： 在半導體基板（504)之上之第一絕緣體層（512); 在該第一絕緣體層（512)之上之電荷捕陷層（5 14); 在該電荷捕陷層（5 14)之上之第二絕緣體層（52〇); 在该弟一絕緣體層（520)之上之頂部阻擋中間層 (516);以及 在該頂部阻擋中間層（516)之上之接觸層（5〇6)。 f 7.如申請專利範圍第6項之系統（400)，復包括在該第一絕 緣體層（612)之上和該電荷捕陷層（614)下面之底部阻擋 中間層（618)。 8.如申請專利範圍第6項之系統（4〇〇)，其中，該頂部阻擋 中間層（516)包括氮化物。 9·申請專利範圍第6項之系統（400)，其中，該電荷捕陷層 (514)包括矽和氮化物。 ' 1〇·如申請專利範圍第6項之系統（400)，復包括·· 』 具有記憶體單元系統（400)之記憶體系統（2〇2)，·以 及 具有該記憶體系統（202)之裝置（200)或電子系统 (100) 〇 、 94000 23