TW200807421A - Method and system for programming non-volatile memory using variable amplitude programming pulses - Google Patents

Description

200807421 九、發明說明： 【發明所屬之技術領域】 本發明係關於非揮發性記憶體。 【先前技術】

半導體記憶體已愈加風行地用於多種電子裝置中。舉例 而言’非揮發性半導體記憶體被用於蜂巢式電話、數位相 機、個人數位助理、行動計算裝置、非行動計算裝置及其 他裝置中。在最為風行的非揮發性半導體記憶體當中有電 子可抹除可程式化唯讀記憶體（EEpR〇M)及快閃記憶體。 與傳統之全特徵EEPROM相比，在快閃記憶體（亦為一種類 型之EEPROM)的情況下，可在一個步驟中抹除整個記憶體 陣列之内容或記憶體之一部分之内容。 傳統EEPROM及快閃記憶體均利用浮動閘極，該浮動閘 極定位於半導體基板中之一通道區域上方且與該通道區域 隔絕。浮動閘極定位於源極區域與汲極區域之間。控制閘 極提供於浮動閘極之上方且與浮動閘極隔絕。如此形成之 電晶體的臨界電壓（Vt)受保留於浮動閘極上之電荷量的押 制。亦即’在開啟電晶體以允許在其源極與㈣之間進行 傳導之前，必須施加至控制閘極的最小電壓量係由浮動閉 極上的電荷位準所控制。 某些EEPROM及快閃記憶體裝置 hi兴有用於儲存兩種範圍 電荷之浮動閘極，且因此，記愔 G 11體疋件可在兩種狀態（例 如，抹除狀態與程式化狀態）之 心0日 X間進行程式化/抹除。此類 快閃記憶體裝置有時稱為二進制 運制决閃記憶體裝置，因為每 121184.doc 200807421 一記憶體元件均可儲存一個資料位元 多狀態（亦稱作多位階）恤鬥▲ #遍 丨白）决閃圮憶體裝置係藉由識別多個 相異的容許/有效程式化臨界電Μ範圍而建構。每一相显 臨界電壓範圍對應㈣碼於記憶體裝置中之該組資料位^ 之預定值。舉例而言，當每一 一 。己f思體7G件可置放在對應於 四個相異臨界電麼範圍之四個離散電荷帶中之一者中時， 。亥。己丨思體元件便可儲存兩個資料位元。 -般地，在程式操作中施加至控制閘極之程式電壓％ 作為量值隨時間增加的-系列脈衝而施加。在一種可能： 法中’脈衝之ϊ值隨著每一連續脈衝而增加預定步長(例 如’ 0.2至0.4 V)。Vpgm可施加至快閃記憶體元件之控制閘 極。在程式脈衝之間的時期巾，進行類操作。亦即，在 連續程式化脈衝之間讀取並行地加以程式化之—組元件中 之每-元件的程式化位準，以判定其係等於抑或大於元件 被程式化至的驗證位準。對於多狀態快閃記憶體元件陣列 而言’可#元件之每一狀態執行驗證㈣，以#定該元件 疋否已達到其資料關聯驗證位準。舉例而言，能夠在四個 狀悲中儲存資料之多狀態記憶體元件可能需要對三個比較 點執行驗證操作。 此外，當程式化EEPROM或快閃記憶體裝置（諸如nand 串中之”反及"(NAND)快閃記憶體裝置）時，一般將Vpgm施 力至控制閘極上且使位元線接地，從而使得將來自一旱元 或記憶體元件（例如，儲存元件）之通道的電子注入至浮動 閘極中。當電子累積於浮動閘極中時，浮動閘極變為帶負 121184.doc 200807421 電荷’且記憶體元件之臨界電壓升高以使得認為記憶體元 件處於程式化狀態中。可在題為’’S〇urce Side Self Boosting

Technique For Non-Volatile Memory，，之美國專利 6,859,397 及 2005 年 2月 3 日公布的題為"Detecting Over Programmed Memory”之美國專利申請案公開案2〇〇5/〇〇24939中找到關 於此程式化的更多資訊；該等案之全部内容以引用的方式 併入本文中。 在多位階儲存裝置中，就獲取較窄程式化臨界電壓（Vt) 分佈及較南程式化速度而言，多種程式化技術可用來增強 效能。舉例而言，可利用粗略/精細驗證技術，其中將中 間位元線電壓施加至已達到小於最終驗證位準之規定驗證 位準的儲存元件。此使程式化減慢，以使得可更為精確地 控制Vt。在利用粗略/精細驗證及其他方法的情況下，常 吊一次程式化儲存元件之多位階狀態中之至少兩者，且， 在某些情況下，同時程式化所有三種程式化狀態（在四位 P白式多位階纪憶體之情況下），此常常被稱為全序列方 法。全序列程式化（尤其與全位元線（ABL)架構相組合時， 其中字線上之所有儲存元件同時程式化，而非（例如）以奇 偶樣式）產生尚程式化速度。然而，對於未來記憶體裝置 而吕，需要甚至更高的程式化速度及更窄的Vt分佈。需要 種改良之程式化技術來解決上述及其他問題。 【發明内容】 本發明藉由提供一種以提供較高程式化速度及較窄％分 佈之方式來操作非揮發性儲存器的系統及方法來解決上述 121184.doc 200807421 及其他問題。 厂 在-實施例中，程式化非揮發性儲存器包括將―系列電 壓波形施加至非揮㈣料元件，其巾每—電壓波形包括 由第二部分跟隨之第-部分。該等非揮發性儲存元件包括 至少第-組非揮發性儲存元件及第二組非揮發性儲存元 件i其中該t少第一組非揮發性儲存元件待程式化至第— 狀態’而該第：組非揮發性儲存元件待程式化至第二狀 態。當每一電壓波形之第一部分施加至該等非揮發性财子 元件時’I禁止程式化第—組中之非揮發性儲存元件，而 當每-電壓波形之第二部分施加至該等非揮發性儲存元件 時，便允許程式化第一組中之非揮發性儲存元件。 禁止程式化可包括施加—電壓至與第—組中之非揮發性 ==相關聯之位元線，該電壓禁止其中之程式化，而 包括施加一電壓至與第一組中之非揮發性儲 存70件相關聯之位元線，該電壓允許其中之程式化。每一 電壓波形可具有（例如）隨签拉„力丨β …s 時間斜降或隨著時間逐步下降 的振幅。 一種對應的非揮發性儲存夺 及用於程式化該等非揮發性f:;=非揮發性儲存元件’ -或多個電路藉由如下；=…-或多個電路。該 r A 式而執行程式化：（a)將一系列電 壓波形施加至㈣轉純料 0 由第二部分跟隨之第_部八。 卩電[波形包含 至小篦一 i非& 刀，δΛ專非揮發性儲存元件包括 至少弟一、、且非揮發性儲存 件，其中該至少第—組非禮恭弟二組非揮發性儲存元 七性儲存元件將被程式化至第 121184.doc 200807421 :狀態而”二組非揮發性儲存元件將被程式化 態；（b)當每一電壓波形之第一 一狀 ...,y P刀加至該等非揮發性儲 存兀件時，便禁止程式化第-組中之非揮發性儲存元件 及’⑷當每-電壓波形之第二部分施加至料 技 存元件時’便允許程式化第—組巾之_發性儲存^件。

在另一實施例中，程式化非揮發性儲存器包括將-系列 電壓波形施加至非揮發性儲存元件，#中，每一電壓波带 包括具有不同振幅之連續部分’且該等非揮發性儲存元‘ 包括將被程式化至各別不同狀態之不同組非揮發性儲存元 件。根據電壓波形之哪個連續部分施加至該等非揮發性儲 存凡件’ π禁止程式化該等不同組之—或多組中之非揮發 性儲存元件，及允許程式化該等不同組之—或多個其他組 中之非揮發性儲存元件。 在另-實施例中’在一波形部分中允許程式化或禁止程 式化將被程式化至兩種或兩種以上狀態之非揮㈣儲存元 件0 【實施方式】 適合於實施本發明之非揮發性記憶體系統之一實例利用 NAND〖夬閃δ己憶體結構，其中多個電晶體串聯地配置於 NAND串中之兩個選擇閘極之間。圖la為展示一個nand 串之俯視圖。圖lb為其等效電路。圖la及圖lb所繪之 NAND串包括四個電晶體1〇〇、1〇2、1〇4及1〇6，該等電晶 體串聯地夾於第一選擇閘極12〇與第二選擇閘極122之間。 選擇閘極120及122將NAND串分別連接至位元線接點126及 121184.doc 200807421 源極線接點12 8。藉由分別施加適當之電壓至控制閘極 120CG及122CG而控制選擇閘極120及122。電晶體1〇〇、 102、104及1 06之每一者具有控制閘極及浮動閘極。電晶 體1〇〇具有控制閘極100CG及浮動閘極100FG。電晶體102 包括控制閘極102CG及浮動閘極i〇2FG。電晶體1〇4包括控 制閘極104CG及浮動閘極104FG。電晶體1〇6包括控制閘極 106CG及浮動閘極i〇6FG。控制閘極i〇〇cG、102CG、 104CG及106CG分別連接至字線WL3、WL2、WL1及 WL0。在一可能設計中，電晶體1〇〇、1〇2、ι〇4及ι〇6每一 者均為儲存元件。在其他設計中，記憶體元件可包括多個 電晶體，或可不同於圖la及圖113中所繪之彼等記憶體元 件。選擇閘極120連接至汲極選擇線sGd，而選擇閘極ι22 則連接至源極選擇線SGS。 圖lc提供上文所述之nAND串之橫截面圖。nAND串之 電晶體形成於p井區域14〇中。每一電晶體包括堆疊閘極結 構’該結構包括控制閘極（1〇〇CG、i〇2CG、104CG及 106CG)及浮動閘極（100FG、1〇2FG、1〇4FG及 106FG)。浮 動閘極形成於處在氧化膜或其他介電膜上之p井的表面 上。控制閘極位於浮動閘極上方，其中一多晶矽間介電層 使控制閘極與浮動閘極分離。記憶體元件（1〇〇、1〇2、1〇4 及106)之控制閘極形成字線。在相鄰元件之間共摻雜 層130、132、134、136及138，藉此將元件彼此串列連接 乂幵/成NAND串。此荨摻雜層形成元件之每一者之源極 及汲極。舉例而言，N+摻雜層13〇充當電晶體122之汲極及 121184.doc 200807421 電晶體106之源極，N+摻雜層132充當電晶體106之汲極及 電晶體104之源極，N+摻雜層134充當電晶體1〇4之汲極及 電晶體102之源極，N+摻雜層136充當電晶體ι〇2之汲極及 電晶體100之源極，而N+摻雜層138充當電晶體1〇〇之汲極 及電晶體120之源極。n+摻雜層126連接至該NAND串之位 兀線，而N+摻雜層連接至多個nanD串之共同源極 線0

請注意，儘管圖U至圖lc展示NAND串中之四個記憶體 元件’然四個電晶體之使用僅提供為—實例。用於本文所 述技術之NAND串可具有四個以下記憶體元件或四個以上 記憶體元件。舉例而言，某些NAND串將包括八個、十六 個、三十二個、六十四個或更多的記憶體元件。本文之掄 述不限於NAND串巾記龍元件之任何特定數目。 ° …又而5 ’本發明可用於由Fowler-Nordheim穿随進行 式匕及抹除之#置。本發明亦可應用於利用具有三層 =之(諸1二氧切、氮切及氧切(_)形成之:電 形成：:人浮動間極來儲存電荷之寰置。由⑽0 ^丄―“電質夾於導電控制間極與記憶體元件通道上 方之半導電基板的表面之間。在某些情況二： 。亦可利料如氧化之其他h後者之 :石：化物-SlN_Al2〇3_TaN(TAN〇s)結構，i中利用且 (例如）小型導電材料島狀物（諸如太本發明亦可應用於用 極作為電荷储存區域之穿 、未晶體)替代浮動間 #置此等記憶體裝置可與基於浮 121184.doc 200807421 動閘極之NAND快閃裝置以類似方式進行程式化及抹除。 圖2說明NAND儲存元件（諸如，圖u至圖ic所示之彼等 儲存元件）之陣列的一實例。沿每一行，位元線2〇6耦接至 NAND申150之汲極選擇閘極之汲極端子126。沿nand串 之每一列，源極線204可連接NAND串之源極選擇閘極之所 有源極端子128。在美國專利第5,57〇,315號、第5,774,397 號及第6,046,935號中查到NAND架構陣列及其作為記憶體

糸統之部分之操作的一實例。 儲存元件陣列劃分為大量儲存元件區塊。對於快閃 EEPROM系統而言，區塊為抹除單元。亦即，每—區塊包 含-起抹除的最小數目之儲存元#。每—區塊—般劃分為 許多頁。頁為程式化單元。在一實施例中，個別頁可劃分 為若干區段。且該等區段可包含隨著基本程式化操作而一 -人寫入的取少數目之儲存元件。一或多個資料頁一般儲存 於歹J儲存元件中。頁可儲存一或多個區段。區段包括使 用者資料及附加項資料。附加項資料一般包括根據區段之 使用者資料而計算出的錯誤校正碼（ECC)。控制器（下文將 描述）之一部分在資料程式化至陣列中時計算ECC，且在自 陣列讀取資料時亦對其進行檢查。或者，將咖及/或其他 附加項資料儲存於其所從屬之與使用者資料不同的頁乃至 不同的區塊中。使用者資料之區段—般為512個位元組， 此對應於磁碟驅動器中之磁區的大小。附加項資料一般為 額外的16至20個位元組。大量頁形成一區塊，自8個頁⑼ 如）至32、64、128或更多的頁。 121184.doc -12- 200807421 圖3說明根據本發明之一實施例之記憶體裝置296，記憮 體裝置296具有用於並行讀取及程式化一頁儲存元件^ 取/寫入電路。記憶體裝置296可包括一或多個記憶體晶粒 298。記憶體晶粒298包括二維儲存元件陣列3〇〇、控制電 路3 10及讀取/寫入電路365。在某些實施例中，儲存元件 陣列可為三維的。記憶體陣列300可由字線經由列解碼器 330及由位元線經由行解碼器36〇而定址。讀取/寫入電路 365包括多個感測區塊400，且允許並行地讀取或程式化一 頁儲存元件。一般地，控制器350與該一或多個記憶體晶 粒298包括於同一記憶體裝置296(例如，可移除式儲存卡） 中。命令及資料經由線320在主機與控制器35〇之間傳送， 及經由線3 1 8在控制器與該一或多個記憶體晶粒298之間傳 送。 控制電路310與讀取/寫入電路365合作以對記憶體陣列 3〇〇執行記憶體操作。控制電路31〇包括狀態機312、晶片 上位址解碼器314及電源控制模組316。狀態機312提供對 5己憶體操作之晶片級控制。晶片上位址解碼器3 14提供主 機或記憶體控制器至解碼器33〇及36〇所用之硬體位址所用 之位址；|面。電源控制模組3 16控制在記憶體操作中供應 至字線及位元線之電源及電壓。 在某些實施例中，可組合圖3之某些組件。在多種設計 中’可將圖3之組件中除儲存元件陣列3〇〇之外的一或多者 (單獨或組合）視為管理電路。舉例而言，管理電路可包括 控制電路310、狀態機312、解碼器3 14/360、電源控制模 121184.doc -13· 200807421 組316、感測區塊400、讀取/寫入電路365、控制器35〇等 之任一者或組合。 圖4說明圖3所示之記憶體裝置296之另一配置。在陣列 之相反側上用對稱方式藉由各種周邊電路實施對記憶體陣 列300之存取，以使得每一側上之存取線及電路的密度減 半。因此’列解碼器拆分為列解碼器33〇八及33〇b，且行 ^ 解碼器拆分為行解碼器360A及360B。類似地，讀取/寫入 電路拆分為自陣列之底部連接至位元線之讀取/寫入電 路365A，及自陣列300之頂部連接至位元線之讀取/寫入電 路365B。以此方式，讀取/寫入模組之密度基本上減半。 如上文針對圖3之裝置所描述的，圖4之裝置亦可包括控制 器。 圖5為個別感測區塊4 0 〇之方塊圖，其中感測區塊4 〇 〇分 割為核心部分（稱為感測模組380)及共同部分390。在一實 施例中，存在用於每一位元線之獨立感測模組38〇，及用 於一組多個感測模組380之一個共同部分390。在一實例 中’感測區塊將包括一個共同部分390及八個感測模組 380。一組中之感測模組之每一者將經由資料匯流排372而 ’ 與關聯共同部分相通信。關於其他細節，請參閱2004年12 月29曰申請之美國專利申請案n/026,536，”Non_v〇latile Memory & Method with Shared Processing for an Aggregate of Sense Amplifiers”，該案之全部内容以引用的方式併入 本文中。 感應模組380包含感測電路370，感測電路370判定所連 121184.doc -14- 200807421 h線中之傳導電流是高於還是低於駭臨界位準。感測 = 38G亦包括位元線鎖存器382，位元線鎖存器382用於 3又疋所連位元線上之電壓條件。舉例而言，鎖存於位元線 鎖存器382中之預定狀態將使得所連位元線㈣5丨至指定 程式禁止之狀態（例如，Vdd)。 共同部分390包含處理器392、—組資料鎖存器394及耦 接於該組資料鎖存器3 9 4與資料匯流排3 2 〇之間的輸入/輸 出（I/O)介面396。處理器392執行計算。舉例而言，其功能 之一者在於判定儲存於被感測儲存元件中之資料，且將判 定之資料儲存於該組資料鎖存器中。該組資料鎖存器394 用於在項取操作中儲存處理器392所判定之資料位元。其 亦用於在程式操作中儲存自資料匯流排32〇所輸入之資料 位元。該等輸入之資料位元表示意欲程式化至記憶體中之 寫入資料。I/O介面396提供資料鎖存器394與資料匯流排 3 2 0之間的介面。 在讀取或感測中，系統之操作處於狀態機312之控制之 下’其中狀悲機3 12控制不同控制閘極電壓至定址儲存元 件之供應。當其遍曆對應於記憶體所支援之各種記憶體狀 態的各種預定控制閘極電壓時，感測模組38〇便可在此等 電壓之一者下跳脫（trip)，且一輸出將經由匯流排372而自 感測模組380提供至處理器392。在彼點上，處理器392藉 由考慮感測模組之跳脫事件及關於來自狀態機經由輸入線 393而施加控制閘極電壓的資訊來判定所得之記憶體狀 態。其隨後計算用於記憶體狀態之二進制編碼，且將所得 121184.doc -15- 200807421 貧料位元儲存至資料鎖存器394中。在核心部分之另一杏 施例中，位元線鎖存器382具有雙重職責，即作為用^ 存感測模組380之輸出之鎖存器且亦作為如上文所述之位 元線鎖存器。 預期某些實施例將包括多個處理器392。在一實施例 中，母一處理器392將包括一輸出線（圖5中未描繪卜以使 得輸出線之每一者wired_〇R連接於一起。在某些實施例 、 中，輸出線在連接至wi^d-OR線之前反轉。此組態使得能 夠在程式驗證過程中快速判定何時完成程式化過程，因為 接收wired-OR之狀態機可判定程式化之所有儲存元件何時 達到所要位準。舉例而言，當每一儲存元件達到其所要位 準日才，用於彼儲存元件之邏輯〇便發送至wired_〇R線（或資 料1反轉）。當所有輸出線輸出資料〇(反轉之資料1)時，狀 態機便知道終止程式化過程。因為每一處理器與八個感測 模組相通信，所以狀態機需要讀取wired_〇R線八次，或， 將邏輯附加至處理器392以累積關聯位元線之結果，從而 使得狀態機僅需要讀取wired-〇R線一次。 在程式化或驗證中，待程式化之資料自資料匯流排32〇 而儲存於該組資料鎖存器394中。處於狀態機控制下之程 式操作包含施加至定址儲存元件之控制閘極的一系列程式 化電壓脈衝。每一程式化脈衝後跟隨一驗證操作以判定儲 存元件是否已程式化至所要狀態。處理器392相對於所要 記憶體狀態而監控經驗證記憶體之狀態。當該兩者達成一 致時，處理器392便設定位元線鎖存器382，以使位元線被 121184.doc -16- 200807421 牵引至指定程式禁止之狀態。此禁止耦接至位元線之儲存 元件進一步程式化，即使程式化脈衝出現在其控制閘極亦 係如此。在其他實施例中，驗證過程中處理器起初載入位 元線鎖存器382，且感測電路將其設定為禁止值。 資料鎖存器堆疊394包含對應於感測模組的資料鎖存器 之堆疊。在一實施例中，每個感測模組380存在三個資料 鎖存器。在某些實施例中（但無需如此），資料鎖存器建構 為移位暫存器，以使得儲存於其中之並行資料轉換成用於 資料匯流排320之串行資料，且反之亦然。在較佳實施例 中，對應於具有m個儲存元件之讀取/寫入區塊的所有資料 鎖存器可聯接於一起以形成區塊移位暫存器，從而使得可 藉由串行傳送而輸入或輸出一區塊資料。特別地，具有r 個讀取/寫入模組之群組經調適以使得其資料鎖存器組中 之每一者依次移入或移出資料匯流排，好似其為用於整個 讀取/寫入區塊之移位暫存器之部分。 關於非揮發性儲存裝置之多種實施例之結構及/或操作 的其他資訊可在下列文件中查知：（1)2004年3月25曰公布 的美國專利申請案公開案第2004/0057287號，’’Non-Volatile Memory And Method With Reduced Source Line Bias Errors” ；（2)2004年6月10曰公布的美國專利申請案公 開案第 2004/0109357號，nNon-Volatile Memory And Method with Improved Sensing’’ ；（3)發明者 Raul-Adrian Cernea於 2004 年 12 月 16 日申請的題為 ’’Improved Memory Sensing Circuit And Method For Low Voltage Operation”之美國專 121184.doc -17- 200807421 利申請案第ll/o 15,199號；（4)發明者Jian Chen於2005年4 月 5 日申請的題為 ’’Compensating for Coupling During Read Operations of Non-Volatile Memory” 之美國專利申請案 1 1/099,133 ;及，（5)發明者 Siu Lung Chan及 Raul-Adrian Cernea 於 2005 年 12 月 28 日申請的題為"Reference Sense Amplifier For Non-Volatile Memory”之美國專利申請案第 11/321，953號。上文剛剛所列之所有五個專利文件的全部 内容均以引用的方式併入本文中。 參考圖6，其描述儲存元件陣列302之一例示性結構。作 為一實例，描述了一被分割成1024個區塊之NAND快閃 EEPROM。儲存於每一區塊中之資料可同時抹除。在一實 施例中，區塊為同時抹除之儲存元件的最小單元。在此實 例中，每一區塊中存在對應於位元線BL0, BL1，…BL8511 之8,5 12個行。在一實施例中，可於讀取及程式操作中同 時選擇區塊之所有位元線。沿共同字線且連接至任一位元 線之儲存元件可同時程式化。 在另一實施例中，位元線劃分為偶數位元線及奇數位元 線。在奇數/偶數位元線架構中，沿共同字線且連接至奇 數位元線之儲存元件在一個時間上程式化，而沿共同字線 且連接至偶數位元線之儲存元件則在另一時間上程式化。 圖6展示串聯連接以形成NAND串的四個儲存元件。儘管 展示四個儲存元件包括於每一 NAND串中，然可利用四個 以上或四個以下（例如，16個、32個或另一數目）儲存元 件。NAND串之一個端子經由汲極選擇閘極（連接至選擇閘 121184.doc -18 - 200807421 極汲極線SGD)連接至對應位域，端子 選擇間極（連接至選擇閘極源極線⑽)連接至共同源極原極 圖兒月在4 _存元件儲存兩個資料位元時儲存元 陣狀例示性臨界電壓分佈。圖7展示經抹除之儲存元件 之第-臨界電|分佈E。亦描緣了經程式化之料元件之 三種臨界電麼分佈八、B及C。在-實施例中，e分佈中之 臨界電壓為負，而A、B及C分佈中之臨界電壓為正。

圖7之每一相異臨界電壓範圍對應於該組資料位元之預 疋值。耘式化至儲存元件中之資料與儲存元件之臨界電壓 位準之間的特殊關係視儲存元件所採用的資料編碼方案而 定。舉例而言，美國專利第6,222,762號及於2〇〇3年6月 曰申睛之標題為丨，Tracking Cells For A Memory System"之 吴國專利申請案公開案第2〇〇4/〇255〇9〇號描述了用於多狀 悲快閃儲存元件之多種資料編碼方案，該等文件之全部内 令均以引用的方式併入本文中。在一實施例中，利用格雷 (Grayp馬指派法將資料值指派給臨界電壓範圍，以使得， 若〉于動閘極之臨界電壓錯誤地偏移至其相鄰物理狀態，則 僅一個位元受到影響。一實例將，，11，，指派給臨界電壓範圍 E(狀態E)，將，，1〇，，指派給臨界範圍A(狀態A)，將，，〇〇"指派 給S品界電壓範圍B(狀態B)，並將，，01，，指派給臨界電壓範圍 C(狀態C)。然而，在其他實施例中，並不利用格雷碼。儘 管圖7展示四種狀態，然本發明亦可用於其他多狀態結 構’包括彼等包括四種以上或四種以下狀態之結構。 圖7亦展示用於自儲存元件讀取資料的三個讀取參考電 121184.doc -19- 200807421 壓Vra、Vrb及Vrc。藉由測試給定儲存元件之臨界電壓是 高於還是低於Vra、Vrb及Vrc，系統可判定儲存元件處於 何種狀悲中。圖7亦展示三個驗證參考電壓vva、vvb及

Vvc。當程式化儲存元件至狀態a時，系統將測試彼等儲 存元件是否具有大於或等於Vva之臨界電壓。當程式化儲 存元件至狀態B時，系統將測試該等儲存元件是否具有大 於或等於Vvb之臨界電壓。當程式化儲存元件至狀態c 時，系統將判定該等儲存元件其臨界電壓是否大於或等於 Vvc ° 在一稱為全序列程式化之實施例中，儲存元件可自抹除 狀態E直接程式化至程式化狀態A、B*c之任一者。舉例 而言，待程式化之儲存元件群可首先抹除以使得群中之所 :儲存元件均處於抹除狀態財。雖然某些儲存元件自狀 =E权式化至狀態a，但其他儲存元件自狀態e程式化至狀 態B及/或自狀態e程式化至狀態c。 圚8詋明程式化一多 ---w 仪 w 曰口 例’其中該多狀態儲存元件儲存資料以用於兩個不 頁：下部頁及上部頁。描繪四種狀態：狀態』⑴)、 A(l〇)、狀態B_及狀態C(01)。對於狀態』而言，兩 均儲I存”1”。對於狀態A而言，下部頁儲存"〇"而上部 存1 。對於狀態B而言，兩個頁均儲存”〇”。對於狀潑 言，下部頁儲存"Γ，而上部頁儲存，，〇”。請注意，儘管 派具體位元型樣至該等狀態之每一者，但亦可 位元型樣。 121184.doc -20- 200807421 在第-遍程式化中，儲存元件之臨界電壓位準根據待程 式化至下層邏輯頁中之位元而設定。若彼位元為邏輯 ”"，則臨界電麼不改變’因為其由於早先已得以抹除而 處於適當狀態中。然而，若待程式化之位元為邏輯"〇”， 則如箭頭_所示’儲存元件之臨界位準便增加至狀離A。 在第二遍程式化中，儲存元件之臨界電壓位準根據程式 化至上部邏輯頁中之位元而設定。若上部邏輯頁位元將儲 存邏輯"r，則不發生程式化，因為’視下部頁位元之程 式化而定’儲存元件處於狀態Μα之一者中，該兩個狀 態均載運上部頁位元”"。若上部頁位元將為邏輯"〇"，則 臨界電壓進行偏移。若第一遍使得儲存元件 狀 態則’在第二階段中，程式化赌存元件以使得= «如箭頭820所繪增加至處於狀態。内。若儲存元件由於 第-遍程式化而業已程式化至狀態Α，則在第二遍中進二 步程式化儲存元件’以使得臨界電壓如箭頭81〇所繪增加 至處於狀態B内。第二遍之結果在於將储存元件程式化至 如下狀態：指定儲存上部頁之邏輯"〇"，而且不改變下部 頁之資料。 在一實施财，若寫人足夠資料來填滿字線，則便可建 立一系統以執行全序列寫人。若未寫入足夠資料，則程式 =過程可利用所接收之資料執行下部頁程式化。當接收後 續資料時’系統將隨後程式化上部頁。在又—實施例中， 系統可按程式化下部頁之模式開始寫…，若隨後接收 到足夠資料以填滿整條字線（或字線之大部分）之儲存元 121184.doc -21- 200807421 件，則糸統可轉換至全序列程式化模式。在註明曰期為 2006 年 6 月 15 日、題為 ”Pipelined Pr〇gramming 〇f N〇n_ Volatile Memories Using Early Data，，之美國專利申請案公 開案第2006/0126390號中揭示了此實施例之更多細節，該 案之全部内容以引用的方式併入本文中。

圖9a至圖9c描繪用於程式化非揮發性記憶體之另一過 程，其藉由以下方式減少浮動閘極至浮動閘極之耦合：對 於任一特定記憶體元件而言，在針對先前頁寫入至鄰近記 憶體元件之後’相對於一特定頁而寫入至彼特定記憶體元 件。在一例示性實施例中，非揮發性記憶體元件之每一者 利用四種資料狀態儲存兩個資料位元。舉例而言，假設狀 態E為抹除狀態而狀態A、B&c為程式化狀態。狀態e儲存 資料11 ’狀態A儲存資料01，狀態續存資料1〇,而狀態c 儲存資料00。此係非格雷編碼之—實例，因為兩個位元在 鄰近狀態A與B之間變化。亦可利用資料至物理資料狀態 之其他編碼。每一記憶體元件儲存來自兩個資料頁之位 元：出於參考之目的’將此等資料頁稱為上部頁及下部 頁；然而’其可被給予其他標記。對於狀態A而言，上部 頁儲存位TG 0，而下部頁儲存位元i。對於狀態b而言，上 頁儲存位το 1 ’而下部頁儲存位元〇。對於狀態c而言， =頁均儲存位元資料〇。程式化過程具有兩個步驟。在 :二驟中’帛式化下部頁。若下部頁將保留資料1，則 1憶體元件狀態保留於狀態E下。若資料將程式化至〇,則 开向記憶體元件之臨辰φ 電莹Vt，以使得將記憶體元件程式 121184.doc -22· 200807421 化至狀態B’。所以，圖9a展干脾 將δ己憶體元件自狀態E程式 化至狀悲Β ’狀態Β’表示轉變狀 、 臀文狀恶Β，所以，將驗證點描 繪為Vvb’，其低於圖9C中所繪之从外。 /在Ή中’在記憶體元件自狀態e程式化至狀態B，之 後，相對於其下部頁而程式化鄰近字線上之其相鄰記憶體 -件。在程式化相鄰記憶體元件之後，浮動閉極至浮動閘 極搞合效應將升高考慮中之記憶體元件之視臨界電遷，該 記憶體元件在狀態B，中。此將具有如下影響：使狀態B，之 臨界電Μ分佈變寬至圖外中描繪為臨界電壓分佈95〇之臨 界電壓分佈。臨界電壓分佈之此視加寬將在程式化上部頁 時得以糾正。 圖9c描繪程式化上部頁之過程。若記憶體元件處於抹除 狀L Ε中且上^頁將保留於i，則記憶體元件將保留於狀態 E中。若記憶體元件儲存於狀態E中且其上部頁資料將程式 化至0，則將升高記憶體元件之臨界電壓以使得記憶體元 件處於狀悲A中，若記憶體元件處於具有中間臨界電壓分 佈950之狀悲B’中且上部頁資料將保留於i，則記憶體元件 將被程式化至最終狀態B。若記憶體元件處於具有中間臨 界電壓分佈950之狀態B，中且上部頁資料將變為資料〇，則 將升南記憶體元件之臨界電壓以使得記憶體元件處於狀態 C中。圖9a至圖9c所繪之過程減少浮動閘極至浮動閘極之 柄合效應’因為相鄰記憶體元件之僅上部頁程式化將對給 疋A憶體元件之視臨界電壓產生影響。交替狀態編碼之一 實例為··在上部頁資料為1時，自分佈450移至狀態C，而 121184.doc -23- 200807421 在上部頁資料為0時移至狀態B。儘管圖9a至圖9c相對於四 種資料狀態及兩個資料頁提供一實例，然所教示之概念可 應用於具有四種以上或以下狀態及兩個以上或以下頁之其 他實施例。可在2005年4月5日申請之題為”compensating For Coupling During Read Operations Of Non-Volatile Memory”的美國專利申請案第n/〇99，133號中找到關於多 種程式化方案及浮動閘極至浮動閘極耦合的更多細節。 圖9d至圖9f展示多種臨界電壓分佈，並描述用於程式化 非揮發性挹憶體之另一過程。此方法類似於圖％至圖9c所 述之方法，不同之處在於除了狀態B，之外亦利用轉變狀態 A’及C’。因此，若下部頁將保留資料1且上部頁將保留資 料1，則記憶體元件保留於狀態]5下。若對下部頁而言資料 將程式化至1且對上部頁而言資料將程式化至〇，則升高記 憶體元件之Vt以使得將記憶體元件程式化至狀態a,。若對 下部頁而言資料將程式化至〇且對上部頁而言資料將程式 化至1，則升高記憶體元件之Vt以使得將記憶體元件程式 化至狀恶B’。若對下部頁而言資料將程式化至〇且對上部 頁而言資料將程式化至〇，則升高記憶體元件之Vt以使得 將記憶體元件程式化至狀態C，。 圖9d因此展示將記憶體元件自狀態£程式化至狀態A，、 B’或C’，該等狀態分別表示轉變狀態A、B及c ;所以，將 驗證點描繪為Vva，、Vvb’及Vvc，，其分別低於圖9f中所繪 之 Vva、Vvb及 Vvc 〇 在一設計中’將一記憶體元件自狀態E程式化至狀態 121184.doc -24- 200807421 A’、B’或C’之後，程式化鄰近字線上之其相鄰記憶體元 件。在程式化相鄰記憶體元件之後，浮動閘極至浮動閘極 耦合效應將升高考慮中之記憶體元件之視臨界電壓，該記 憶體元件處於狀態A，、B，或C，中。此將具有如下影響：使 狀態A’、B，或C，之臨界電壓分佈變寬至圖9e中描繪為臨界 電壓分佈940、950或960之臨界電壓分佈。如圖9f所綠， 臣品界電壓之此視變寬將在下一遍程式化中得以糾正。分別 處於具有中間臨界電壓分佈940、950及960之狀態A，、B， 或C’中之記憶體元件分別程式化至最終狀態a、b或c。與 圖9a至圖9c之程式化相比，所繪之過程進一步減少浮動閘 極至浮動閘極之耦合效應，因為在第二遍程式化中相鄰記 憶體元件之Vt偏移大大變小。儘管圖9d至圖9f相對於四種 資料狀態及兩個資料頁而提供一實例，然所教示之概念可 應用於具有四種以上或以下狀態及兩個以上或以下頁之其 他實施例。 圖10a及圖1 Ob說明用於兩個不同的非揮發性儲存元件之， 傳統程式化過程之一實例。該傳統程式化狀態可用於程式 化二進制及多位階NAND儲存裝置。圖1〇a之圖表所繪之儲 存το件比圖l〇b之圖表所指示之儲存元件更快地程式化， 此歸因於儲存元件特性之正常變化。圖表1〇〇〇及1〇5〇描繪 儲存兀件之臨界電壓（Vt)，圖表1〇1〇及1〇6〇描繪字線上之 程式化電壓vpgm(其在兩種情況下相同），而圖表1〇2〇及 1070描繪與程式化之儲存元件相關聯之位元線電壓。請注 意，圖表1〇1〇及1060提供程式化電壓Vpgm之簡化形式。實 121184.doc -25- 200807421 IV、上可提供與圖13之程式化電壓相類似的程式化電壓， 其中程式化脈衝之間存在間距。另外，在程式化脈衝之間 k供驗證脈衝。 在程式化中之確定時間間隔tl，t2, t3,…上，進行驗證操 ^其中里測儲存元件之vt。若儲存元件之Vt低於驗證電 壓Vverify之值，則繼續對彼元件進行程式化。亦即，位元 線電壓較低’一般處於〇 V。然而，當儲存元件之力高於 驗證電壓時，便藉由將對應儲存元件之位元線升高至一較 高電壓（一般至電源電壓Vdd)而禁止後續程式化脈衝中之 程式化。舉例而S，在與自升壓方法或諸如LSB或EASB之 任何其他自升壓方法組合時，受禁儲存S件下之通道區域 便會進行升壓，且因此而禁止彼儲存元件之進一步程式 化。 舉例而言，圖表1000指示關聯儲存元件在t3達到驗證位 準，在此點上，位元線電壓如圖表1020所示逐步上升至禁 止位準vinhibit ’且儲存元件被鎖定而不再進一步程式化。 圖表1050指示關聯儲存元件在“達到驗證位準，在此點 上，位元線電壓如圖表1070所示逐步上升至禁止位準 vinhibit ’且儲存元件被鎖定而不再進一步程式化。圖表 1010及1G60表明，料每—程式化脈衝而言，程式化脈衝 增加-固定量結果，—旦儲存元件達到線性程式 化型態’在一個程式化脈衝中儲存元件之Vt便亦增加約相 同的量。一般而言，程式化至相同狀態之每一儲存元件所 達到的Vt處於如圖所示的Vverify與最大位準Vmax之間的心 121184.doc -26 - 200807421 分佈内。 圖11 a 5兒明傳統程式化過程及粗略/精細驗證過程中於界 電壓與時間的關係，其中儲存元件在驗證點之任一者上均 未達到Vverl與Vver2之間的Vt狀態，而圖Ub說明粗略/精 細程式化過程中臨界電壓與時間的關係，且圖Uc說明於 修正的粗略/精細程式化過程中臨界電壓與時間的關係。 圖12a、圖12b及圖12c分別說明圖na、圖Ub及圖Ue之程 式化過程中位元線電壓（Vbl)與時間的關係。粗略/精細技 術主要用於程式化多位階NAND儲存元件，但亦可用於程 式化二進制裝置。圖11a至圖Uc描繪儲存元件之臨界電壓 (Vt)，而圖12a至圖12c描繪與程式化之儲存元件相關聯之 對應位元線電壓。在程式化巾之確定相間隔或驗證點^ L …，進行驗證操作，其中量測儲存元件之臨界電壓5 (Vt) 〇 如圖11a及圖12a所示，

藉由將對應儲存元件之位 121184.doc 直至Vt達到較高驗證位準 t件之位元線升高至禁止 -27- 200807421 電壓vinhibit而禁止後縯程式化脈衝中之程式化。

圖m表示粗略/精細程式化過程之一實例，且指示在儲 存元件達到vver i與Vver2之間的vt狀態之t3上如何部分地 禁止程式化儲存元件，&時，位元線電壓逐步上升至 V1(’2b)e Vm定為中間位準’ _般約〇 7 v，該位準部 分地禁止储存元件之程式化。程式化中之通道電壓亦將與 V1大約相同。在t4上，％仍然處於Vver2與Vverl之間，所 以vbl保留於V1。在t5±，儲存元件達到高於之離 態，此時’位元逐步上升至V-⑽以完全禁止 程式化。在利用粗略/精細程式化過程的情況下，程式化 之Vt分佈窄於傳統程式化過程，因為，—旦儲存元件之^ 接近所要程式化狀態之目標域’儲存元件之％偏移便會 減小0 圖11c表示經修正的粗略/精細程式化過程之一實例，其 中利用減小之禁止電壓V2’其中V2<V1。在此實例中，在 儲存元件達到\^打丨與Vver2之間的vt狀態之t3上部分地禁 止程式化儲存元件，此時位元線電壓逐步上升至V2(圖 12c)。程式化中之通道電壓亦將與％大約相同。因為 V2<V1，所以vbl=V2時程式化儲存元件之速率便小於 VM=V1時之速率。亦即，儲存元件之程式化與利用傳統粗 略/精細程式化過程相比變得更慢。在下—驗證時亥仏上， 施加一個額外程式化脈衝之後，儲存元件達到高於 之Vt狀悲，此時，Vb 1白Λ/ 1、炎〇fc. » vL -r τ r T Vb丨自V1逐步上升至Vinhibit以完全禁止 程式化。 121184.doc -28- 200807421 在利用經修正之粗略/精細程式化的情況下，為了声取 最佳效能’ VI應以如下方式選擇··下一程式化脈衝中儲存 元件之Vt偏移專於△Vpgm/l。舉例而言，vi=〇 3 V。— Vverl及Vver2以適當方式選擇，則儲存元件之％應在僅— 個額外程式化脈衝之後便高於Vverl(目標值）。提供僅—個 額外程式化脈衝，無論在彼一個額外脈衝之後儲存元件之 Vt是高於還是低於最終目標位準乂…"。經修正之粗略/精 細程式化過程之優點在於，與利用傳統粗略/精細程式= 過程相比需要更少的程式化脈衝，從而使得程式化時間較 短且減少程式干擾，尤其在用於最高程式化％狀態時。 圖13說明用於程式化多位階非揮發性儲存元件之一系列 固定振幅程式化脈衝。將該等程式化脈衝施加至經選定以 用於程式化之字線。在”程式脈衝之間存在'组驗證脈 衝（未描繪）。在某些實施例中，對於資料程式化至的每— 狀態而言，可存在一驗證脈衝。在其他實施例中，可存在 更多或更少的驗證脈衝。在一實施例中，沿共同字線將資 料程式化至儲存元件中。因此，在施加程式脈衝之前，選 擇字線之-者用於程式化。此字線將被稱為選定字線。區 塊之剩餘字線稱為未敎H敎字線可具有-或兩條 相鄰字線。若選定字線具有兩條字線，則没極側上之相鄰 字線便稱為沒極側相鄰字線’而源極侧上之相鄰字線便稱 為源極側相鄰字線。 在此藉由施加連續固定振幅程式化脈衝而達成 夕儲存元件之程式化。在利用全序列程式化的情況 121184.doc -29- 200807421 下’同時程式化分佈A、B及C。一般地，粗略/精細驗證 用於A及B狀態，而傳統程式化過程用於c狀態。在所提供 之實例中，耗用約9個脈衝來程式化每一 Vt狀態，其中首 先程式化A狀態，接著程式化b狀態，而最後程式化c狀 態。儘管同時程式化所有三種狀態，然需要較高程式化電 壓用於B及C狀悲儲存元件，且因此需要更多程式化脈 衝，其中在A狀態完成程式化之後便增加程式化電壓。 圖14說明在利用圖13之程式化的情況下E、a、狀 悲之臨界電壓分佈。將粗略/精細驗證用於A及B狀態來達 成Vt刀佈，而將傳統寫入用於c狀態。因此，c狀態之％ 分佈寬於A及B狀態之vt分佈。E狀態表示抹除狀態。 Var、Vbr&Vcr分別表示用於A、B&c狀態之讀取電壓。

Avl、BVL及CvL分別表示A、狀態之粗略/精細程式化 的車乂低驗呑登位準，意答太^ ^ ^ +慑&在斗多情況下並不利用C狀態之粗 略/精細程式化。Av、BV及Cv分別表示用於Α、Βμ狀態

之驗證電壓。使用日寺’此等位準為用於粗略/精細程式化 之上部驗證位準。 圖15U會用於程式化非揮發性儲存器之固定振幅電塵波 形的時序®。曲線15崎、％施加至與#前程式化之儲存元 ，相關聯之字線的程式化電壓波形％，而曲線⑸峨緣 施加至其他字線之導诵雷

電^ Vpass。曲線1 520描繪施加V 日守禁止程式化之儲存元件 _ 仔兀件的位兀線電壓VBL，而曲線1530 描繪施加vpgm時允許程式化之儲存元件的 線1540描繪NAND串之 曲 甲之及極側選擇閘極電壓Vsgd。曲線 121184.doc -30 - 200807421 1550描繪施加Vbl 1520時儲存元件之通道電壓而曲 線1560描繪施加VBL 1530時儲存元件之v 。 在U，藉由施加相對較高電壓（例如，3至45 %而開啟 汲極側選擇閘極。請注意，源極側選擇問極保持偏壓於〇 V下。之後’在t2上’施加位元線電壓Vbl以用於程式化儲 存元件，在此情況下VBL為〇 v或接近於〇 V之另一電壓或 處在用於粗略/精細驗證或經修正粗略/精細驗證之〇至1 V 耗圍中，或，藉由施加電壓Vdd(_般為15至3 V之電壓）而 禁止程式化儲存元件。當Vbl為G V或另—較低電壓（曲線 ㈣）時，此電壓便將傳遞至待程式化之儲存元件之通道 區域。在施加較高VBL(曲線1520)的情況下，通道將達到 較高電壓（理想情況下為Vdd)。在。上，若位元線處於Vdd 下便降低VSGD以切斷選擇閘極，同時，對於處於〇至i V範 圍内之較低VBL而言仍將選擇閘極保持於傳導狀態内。在％ 上，將vpass施加至NAND串之選定字線及所有或幾乎所有 未選疋子線。結果，視所加之位元線電壓而定，VcH在選 擇閘極不傳導且位元線上具有Vdd時將升高至較高電壓（曲 線15 5 0)或，將保持於處在儲存元件之後續程式化所需 之〇至1 v範圍中的較低電壓（曲線ι56〇)下。 在上，將較高程式化電壓、㈣施加至選定字線，且， 視通道是升高至較高電壓（曲線155〇)還是偏壓至較低電壓 (曲線1560)而定，將分別禁止程式化或允許程式化儲存元 件。在Vpgm增加至固定振幅位準之後，所有狀態之實際程 式化將主要發生在h至h。在h上，Vpgm斜降，且，在t8 121184.doc -31- 200807421

Pgm」针开主起固定振幅及/或 上’ Vpass亦斜降 往回斜降，而且在vpass使並不停止。最終，在g上，亦移 除vSGD及vBL。之後，可執行一或多個驗證操作(基本上為 讀取操作）’以驗證經選定而用來程式化之儲存元件是否 已達到其目標Vt狀態。可施加具有增加振幅之額外程式化 脈衝，直至所有或幾乎所有儲存元件均已到達其所要狀

圖16描繪用於將非揮發性儲存器程式化至c狀態之多位 階（multMevel)電壓波形的時序圖。曲線16〇〇描繪施加至 與當前程式化之儲存元件相關聯之字線的程式化電壓波形 Vpgm，而曲線1610描繪施加至其他字線之％咖。曲線162〇 描緣施加Vpgm時禁止程式化之錯存元件的位元線電壓 VBL ’而曲線1630描述施加Vpgm時允許程式化之儲存元件 的位元線電壓。曲線1640描繪NAND串之汲極側選擇閘極 電壓VSGD。曲線1650描繪施mVbl 162〇時儲存元件之通道 電壓VCH，而曲線1660描繪施加Vbl 163〇時儲存元件之通 道電壓。圖16之波形類似於圖15之波形，除了在一方法中 可增加波形之持續時間。C狀態儲存元件之實際程式化將 主要發生在t0至tn。在tu上，Vpgm斜降，且，在h上， vpass亦斜降。最終，在tu上，亦移除Vsgd及。請注 意，在其他實施例中，Vpgm不必在Vpass下停止。此外，對 於不同實施例而言，所用之實際波形可略微不同。舉例而 言，Vpgm&vpass可在與圖15所指示之時刻不同的時刻上進 行斜升及斜降。又，vpgm與vpass可同時斜升及/或斜降。 121184.doc -32- 200807421 波开，樣中，利用具有倒轉階梯形狀之程式化 而言，在具有抹除狀態及三種程式化狀態 不同振幅之：立:儲存'件的情況下’ U波形包括具有 之門提二呈：個部分。在一可能方法中，可首先在W7 有St 振幅之部分’接著在“與“之間跟隨具 部分，接著仏與1丨丨之間跟隨具有最低振 …”刀。另外’多位準電壓波形可具有不同形式。舉例 而吕’振幅在波形中無需降低，而是可（例如）增加，或辦 加並降低。振幅可為漸減斜坡，或可為漸增階梯或斜坡。 斜坡可為線性或非線性的H高振幅部分可跟隨㈣ 低振幅部分’且隨後跟隨有中間振幅部分。熟習此項技術 ㈣清楚地明白其他多種方法。如同圖15之固定振幅波形 1500的情況一樣，將連續多位準波形施加至儲存元件其 中每一部分之振幅在連續波形中增加。另外，位元線電壓 經控制以使得待程式化至t高位準之儲存元件利用整個波 形進行程式A ’而待程式化i中間位準及較低位準之儲存 元件則利用波形之不同部分進行程式化。舉例而言，按曲 線1630所指示的來設定Vbl，以允許程式化在波形16〇〇之 持續時間上將儲存元件程式化至狀態C。 利用與施加至位元線之電壓的適當時序相組合的此多位 準私式化波形’便可能在相同數目的程式化迴圈下於大致 同一時間上程式化多位階記憶體之所有三種或更多種程式 化狀態。最高Vt狀態主要在程式化波形之具有最高電壓位 準之第一部分中程式化，而後續較低程式化狀態則在同一 121184.doc -33- 200807421 程式化波形之後面部分中程式化，在此等後面部分中，程 式化波形之電壓位準低於用於最高狀態之初始值。因此， 在-可能方法中’可將倒轉階梯類型的程式化波形施加至 干線。在與需要程式化至確定儲存元件之資料相對應之波 形確定部为中禁止或賦能儲存元件之程式化。在每一程式 化波形之後，驗證所有程式化狀態，並施加額外程式化波 形，直至驗證出所有（或幾乎所有）料元件均被程式化至 所要狀態。此方法之優點在於所有狀態將大致同時完成程 式化。相比之下，當利用固定振幅波形時，較低vt狀態將 早於較高vt狀態而完成程式化，所以需要額外程式化波形 來程式化所有vt狀態。與全位元線架構組合時，另一優點 在於，在使所有I態大S同時達到其所要程式化位準的情 況下’相鄰位元線上之儲存元件之間的浮動閘極至浮動閉 極麵合之負面影響將減小，因為不管狀態是高Vt狀態還是 低Vt狀態，相鄰儲存元件均將大致同時達到其所要狀態。 此與利賴定振幅波形之全序列程式化相比而言將產^更 窄的Vt分佈。 圖17描繪用於將非揮發性儲存器程式化至6狀態之多位 準電壓波形的時序圖。B狀態儲存元件之v t低於c狀態儲 存元件之Vt，戶斤卩，B狀態錯存元件㈣要在程式化波形 之一部分上進行程式化，同時仍然達成使所有儲存元件大 致同時達到其各別所要狀態之目標。 〜曲線議描繪施加至與當前程式化之儲存元件相關聯之 子線的程式化電壓波形Vpgm，而曲線161〇描繪施加至其他 121184.doc -34- 200807421 字線之Vpass。曲線1720描繪施加Vpgm時禁止程式化之儲存 兀件的位兀線電壓VBL，而曲線1730描繪施加vpgm時允許 私式化之儲存元件的位元線電壓。曲線164〇描繪ναν〇串 之汲極側選擇閘極電壓VsGD。曲線175〇描繪施加Vbl 172〇 時儲存元件之通道電壓Vch，而曲線176〇描繪施加Vm 1730時儲存元件之通道電壓。實際程式化將主要發生在u 至 til。 在^上’藉由施加相對較高電壓（例如，3至4· 5 V)而開啟 汲極側選擇閘極。源極側選擇閘極施保持偏壓於〇 乂下。 之後，在h上，藉由施加電壓Vdd(一般為15至3 v)而施加 位兀線電壓，以用於禁止程式化儲存元件。在t3上，若位 元線處於Vdd下便降低vSGDw切斷選擇閘極，同時，對於 處在（例如）〇至1 V範圍中之較低位元線電壓而言仍將選擇 閘極保持於傳導狀態内。在“上，將Vpass施加至NAND串 之選定字線及所有（或幾乎所有）未選定字線。結果，通道 區域電壓將升咼至較高電壓。在。上，將高程式化電壓 乂口㈣施加至選定字線，然而，因為通道仍在升壓，所以將 禁止程式化儲存元件。在h上，降低Vpgm，且自“起，將 VBL降低至（例如）0 v或〇至丨v範圍中之另一電壓。結果， 自“之後，通道電壓將自高度升壓狀態改變至低壓狀態， 結果，將程式化儲存元件。 请注意，若儲存元件業已達到所要之B狀態，則通道在 “上並不進行放電。對於B狀態儲存元件而言，實際程式 化將主要發生在18至匕。在h上，Vpgm斜降，且，在tl2 121184.doc -35- 200807421 上’ Vpass亦斜降。最終，在h上，亦移除vSGD及Vbl。之 隻可執 <亍 < 多個驗證操作（基本上為讀取操作），以驗 :經選定而用來程式化之儲存元件是否已達到其目標Vt狀 癌'。可施加具有增加之程式化電壓之額外程式化波形，直 至所有或幾乎所有儲存元件均已到達其所要Vt狀態。 圖18描㈣於將非揮發性儲存器程式化至A狀態之多位 準電壓波形的時序圖。A狀態儲存元件之％低於狀態 儲存7L件之Vt ’所以，綠態儲存元件僅需要在程式化波 形之較小部分上進行程式化，同時仍然達成使所有儲存元 件大致同時達到其各別所要狀態之目標。 曲線1600描繪施加至與當前程式化之儲存元件相關聯之 子線的程式化電壓波形Vpgm，而曲線161〇描繪施加至其他 子線之Vpass。曲線182〇描繪施加Vpgm時禁止程式化之儲存 元件的位元線電壓vBL，而曲線1830描繪施加Vpgm時允許 程式化之儲存元件的位元線電壓。曲線1640描繪NAND串 之汲極側選擇閘極電壓Vsgd。曲線185〇描繪施加乂虹“Μ 時儲存το件之通道電壓VcH，而曲線丨86〇描繪施

v B L 1830時儲存元件之通道電壓。實際程式化將主要發生在h 至tu。 該等波形與圖17所提供之波形相同，惟vBL除外，且因 此▽(：11在11()而非上轉變至隨後允許程式化之位準。詳言 之’自t1G之後，VCH自高度升壓狀態改變至低壓狀態，結 果’便允許儲存元件之程式化。請注意，若儲存元件業已 達到所要之A狀態，則通道在ti()上並不進行放電。 121184.doc -36- 200807421 ! \ / 利用上述技術時，利用較高有效程式化電壓及較長程式 化日守間來私式化待程式化至最高V t狀態（例如，C狀態）之 儲存元件。利用較低程式化電壓及較短的程式化波形持續 時間來程式化待程式化至中間狀態（B狀態）之儲存元件。 利用最低程式化電壓及最短的程式化波形持續時間來程式 化待耘式化至A狀態之儲存元件。結果，藉由選擇以適當 方式來選擇程式化波形之三個電壓位準，所有三種狀態中 之儲存元件便可能在大致相同的程式化迴圈之後達到其所 要之最終狀態。結果，程式化脈衝之總數將類似於程式化 單個狀態所需之程式化脈衝之數目。在此情況下可顯著減 >、輊式化波开》之數目。舉例而言，程式化波形之數目減少 5〇%係可能的。與ABL全序列操作組合時，另—優點在 於’因為所有健存元件大致㈣完成程式化，戶斤以，相同 字線上之儲存元件之間的浮動閘極耦合之影響便大大減 J、攸而產生較窄的Vt分佈。另一潛在優點在於，因為程 式化波形之數目減少，所以升遷事件之數目較少，且因此 與升壓有關之程式干擾便會減少。 亦請注意，上述程式化技術可與粗略/精細驗證及經修 正之粗略/精細驗證技術相組合。又，該等技術可藉由如 下方式而用於三個以上位準：在程式化波形中附加更多波 階，或利用程式化波形之相同部分來程式化(例如)接近於 另-者之兩個或兩個以上位準。舉例而言，圖19描繪用於 程式化非揮發性儲存器之多位準電壓波形的時序圖。在且 有七種程式化狀態a、b、c、d、e，、mg^_ 121184.doc -37- 200807421 凡件的情況下’可利用三部分波形19〇〇，其中A表示最低 Vt ’ G表不最高vt，而其他狀態具有在狀態a與狀態g之間 持績增加的臨界電壓。波形19〇〇為圖16之波形16〇〇之簡化 表不。在一可能方法中，波形之所有三個連續部分1910、 1920、1930均用於兩個最高％狀態F及波形之第二部分 1920及第二部分193〇用於兩個次最高狀態〇及e狀態，而 波形之第二部分1930用於最低狀態a、B及C狀態。因此， 可在波形之相同部分中允許程式化或禁止程式化待程式化 至兩種或兩種以上狀態之一組儲存元件。此外，視記憶體 架構而定’給定儲存元件可在程式化波形内自禁止轉變至 程式化或自程式化轉變至禁止。 圖20a描繪用於程式化非揮發性儲存元件之一系列階梯 幵y振巾田電壓波形。該時序圖指示如何藉由具有三個不同振 幅部分之波形2000、20 10及2020來程式化儲存元件。另 外’波形之每一部分之振幅在連續波形中增加。 圖20b描繪用於程式化非揮發性儲存元件之一系列斜坡 式振幅電壓波形。在此情況下，Vpgm具有漸減斜坡形狀而 非階梯形狀。此外，斜坡可隨著時間線性或非線性降低。 該時序圖指示如何藉由波形2030、2040及2050來程式化儲 存元件。另外，每一波形之振幅在連續波形中增加。斜坡 之振幅可根據（例如）平均振幅或開始或結束振幅加以識 別。 圖21為描述用於程式化非揮發性記憶體之方法之一實施 例的μ耘圖。在一實施例中，在程式化之前抹除（按區塊 121184.doc -38 - 200807421 或其他單开_

除儲存在一實施例中，藉由如下方式抹 夠的時門心井升兩至抹除電雜如，20 V)，持續足 减敎區塊之字㈣地㈣極及位元線 ::由於電容轉合，所以未選定字線、位元線、選擇線 極间源極亦升高至抹除㈣之有效部分。㈣，當浮動 °電子一般藉由Fowler_Nordheim穿隧機制而發射至 二反㈣’—較強電場便被施加至選㈣存元件之陵道氧 ㈢且、疋儲存70件之資料被抹除。當f子自浮動閘 j移至P井區域時，選定料元件之臨界㈣便降低。 :對整個記憶體陣列、獨立區塊或另一儲存元件單元執行 抹除。 在步驟2100中，”資料載入"命令由控制器發出，並被控 制電路31〇接收。在步驟21〇5中，將指定頁位址之位址資 料自控制器或主機輸入至解碼器314。在步驟川时，將 、；、二定址頁之一頁程式資料輸入至資料緩衝器以用於程 式化。將彼貧料鎖存於適當組的鎖存器中。在步驟2ιι 5 中由控制器將”程式化，，命令發佈至狀態機3 12。 程式化，，命令進行觸發，利用如前文所述的施加至適 子線之系列权式化波形將步驟2 11 〇中鎖存之資料程式 化至狀態機312所控制之選定儲存元件中。在步驟2120 中將矛壬式電壓vpgm初始化至開始脈衝（例如，12V或其他 值）’並將由狀態機312所保持的程式計數器％初始化為 〇。特別地，可將程式化波形之多位準部分初始化至各別 開始位準。可（例如）藉由適當地程式化電荷泵而設定初始 121184.doc -39- 200807421 在步驟2125處，將第一 Vpgm波形施加至 若邏輯，，〇，，儲存於特定資料料器中而指示應程式化對 應儲存7G # $基於儲存元件將被程式化至的狀態針對每 「波形之一部分而使對應位元線接地。另-方面，若邏輯 、儲存於特定鎖存H中而指示對應儲存元件應保留於其 田月）貝料1¾中’則將對應位元線連接至以禁止程式

程式脈衝之量值 選定字線。 —具體言之，在步驟213G處，於電壓波形之第-部分中， =由將對應位TL線電壓升高至禁止位準而禁止程式化當前 ，、本上的待私式化至狀態八及B之儲存元件，而，藉由將 對應位70線電壓设^為適當位準（例如，Q V)而允許程式化 待私^化至狀％<：之儲存元件。在步驟2135處，於電壓波 第邻刀中，藉由將對應位元線電壓升高至禁止位準 而不止転式化當刖字線上的待程式化至狀態A之儲存元 件而ϋ由將對應位元線電壓設定為適當位準而允許程 式化待程式化至狀態B&c之儲存元件。在步處， 於電壓波形m卩分巾，藉由騎應位元線錢設定為 適當位準而允許程式化當前字線上的待程式化至狀態A、 B或C之儲存元件。請注意，上述實例可經更改以包含三 個以下或三個以上程式化位準。舉例而言，可利用八位階 绪存7G件在此情況下，每_程式化電壓波形可具有不同 振巾田或’可提供相同振幅用於該等狀態之多者，而提供 不同振幅用於該等狀態之其他者。 121184.doc 200807421 在/驟2145處’驗證選定儲存元 定健存元件之目標臨界電壓已達到適二。右债測到選 對應資料鎖存器中之資料改變：將餘存於 :壓尚未達到適當位準，則不改變儲=到臨界 ,,之資料，方式，在其對應資料鎖存存器 之位元線無需程式化。當所有資料鎖存、有邏輯 ":時，狀態機便知道所有選定儲存元==邏輯 步_。處，檢查所有資料鎖存 二= 若是，則兹爷几、Μ 足占W储存邏輯”1 ”。 存元件均已功完成’因為所有選定之記憶體儲 子π件均已每式化且驗證至其目標 告"觸（通過）”狀態。視情況，可甚^_5處報 尚未達到其所要狀態時於步驟215。處*告，^^ 較確定數目的儲存元件無法達到所 到 最大數目的迴圈之前停止程式化。 丨了在達到 若處判定並非所有資料鎖存器 • Μ續程式化過程。在步驟叫相對於程式： 二值沙〇：職而檢查程式計數器pc。程式極限值之一實例為 1而’其他值亦可用於多種實施例中。若程式計數器 ’、於PCmax，則在步驟加處判定尚未成功程式化之 料元件之數目是否等於或小於預定數目N。若未成功程 工化之姥存疋件之數目等於或小於N，則將程式化過程標 記為”通過’’’且於步驟2175處報告通過狀態。未成功程式 化之儲存兀件可在讀取過程中利用錯誤校正進行校正。然 而右未成功私式化之儲存元件之數目大於預定數目，則 121184.doc -41 - 200807421 :私式化過私標記為”失敗”，且於步驟2180處報告失敗狀 〜右式计數器PC小於PCmax，則在步驟217〇處使 位準钇加步長大小且遞增程式計數器pc。詳言之，vpgms 升y之每邠分可增加步長大小。在步驟2170之後，該過程 環回=步驟2125,以施加下一 波形。 孩机耘圖描述一單遍式程式化方法，該方法可應用於如 圖7所述之多位階儲存器。在如圖8及圖％至圖％所述之二 遍式耘式化方法中，多個程式化或驗證步驟可用於該流程 圖之單個迭代中。可針對程式化操作之每一遍而執行步驟 2120至2180。在第一遍中，可施加一或多個程式脈衝，且 驗證其結果以判定儲存元件是否處於適當中間狀態中。在 第一遍中，可施加一或多個程式脈衝，且驗證其結果以判 定儲存元件是否處於適當最終狀態中。在成功的程式化過 程結束時，對於程式化之記憶體儲存元件而言，記憶體儲 存元件之臨界電壓應處於一或多種臨界電壓分佈内，或對 於抹除之§己憶體儲存元件而言，應處於一種臨界電壓分佈 内。 在程式化中，當如圖9a所述轉變至僅一種狀態時（此為 雙步驟程式化過程之第一步驟），程式化波形無需包括不 同振幅部分。對於轉變至多種狀態（諸如，圖9b及圖9c中 所述的自兩種狀態至四種狀態）而言（此為雙步驟程式化過 程之弟一步驟）’便適宜利用如本文所述的具有不同振幅 部分之程式化波形。類似地，對於圖7所述之單步驟程式 化過程而言，以及對於圖8及圖9d至圖9f所述之雙步驟程 121184.doc -42 - 200807421 式化過程的每-步驟而t，適宜利用如本文所述的具有不 同振幅部分之程式化波形。 言，該等技術可用於利用其他電荷儲存層（諸如，氮化物 及奈米晶體)而非浮動閑極之記憶體。該等技術可進一步 與習知NAND快閃記憶體及全位元線類型的nand快閃記 憶體組合使用，且尤其可用於所有狀態同時程式化的全序 列程式化。 所提出之技術可（例如）藉由如下方式而進一步擴展為用 於粗略/精細驗證及經修正之粗略/精細驗證技術··施加適 當的位元«bx在程式m彡之—部分中部分地禁止程 式化此外’本文所提供之技術原則上可用於所有多位階 類型的記憶體’不限於N A N D且不限於浮動間極。舉例而 ”出於說明性及描述性之㈣，上文給出了本發明之詳細 為述。其並非意在為詳盡性的或將本發明限制為所揭示之 精確形式。根據上述教示，許多變更及變化係可能的。選 擇所述實施例係為了最好地解釋本發明之原理及其實際應 用’從而使得熟習此項技術之其他人能夠最好地將本發明 用於多種實施例中’並在適合於預期特定用途的多種變更 下最好地利用本發明。預期本發明之範疇係由附加之申請 專利範圍而界定。 明 【圖式簡單說明】 圖la為NAND串之俯視圖。 圖lb為圖la之NAND串之等效電路圖。 圖lc為圖la之NAND串之橫截面圖。 121184.doc •43- 200807421 圖2為NAND快閃記憶體儲存元件之陣列之一部分的方塊 圖。 圖3為一非揮發性記憶體系統之方塊圖。 圖4為一非揮發性記憶體系統之方塊圖。 圖5為描繪感測區塊之一實施例的方塊圖。 圖6為一記憶體陣列之方塊圖。 圖7描緣一例示組臨界電壓分佈。 圖8描繪一例示組臨界電壓分佈。 圖9a至圖9c展示多種臨界電壓分佈，並描述用於程式化 非揮發性記憶體之過程。 圖9d至圖9f展示多種臨界電壓分佈，並描述用於程式化 非揮發性記憶體之另一過程。 圖10a及圖l〇b說明用於兩個不同的非揮發性儲存元件之 傳統程式化過程之一實例。 圖11 a說明傳統程式化過程及粗略/精細驗證過程中臨界 電壓與時間的關係’其中儲存元件並未在驗證點之任一者 上達到Vverl與Vver2之間的Vt狀態。 圖1 lb說明粗略/精細程式化過程中臨界電壓與時間的關 係。 圖11 c說明經修正之粗略/精細程式化過程中臨界電壓與 時間的關係。 圖12a、圖12b及圖12c分別說明圖lla、圖ub及圖11c之 程式化過程中位元線電壓與時間的關係。 圖13說明用於程式化多位階非揮發性儲存元件之一系列 121184.doc -44- 200807421 固定振幅程式化脈衝。 的情況下E、A、B及C狀 圖14說明在利用圖13之程式化 態之臨界電壓分佈。 圖1 5描繪用 形的時序圖。 於耘式化非揮發性儲存器之固定振幅電壓波 圖16描緣用於將非捏蘇地 升輝I 14儲存器程式化至C狀態之多位 準電壓波形的時序圖。 圖17描繪用於將非揮發性 口

平知Γ生储存裔程式化至B狀態之多位 準電壓波形的時序圖。 圖18描綠用於將非揮發性儲存器程式化至a狀態之多位 準電壓波形的時序圖。 圖19摇繪用於程式化非揮發性儲存器之多位準電壓波形 的時序圖。 圖20a描繪用於程式化非揮發性儲存元件之一系列階梯 形振幅電壓波形。 圖20b描繪用於程式化非揮發性儲存元件之一系列斜坡 式振幅電壓波形。 圖2 1為一流程圖’其描述利用多位準程式化波形程式化 非揮發性記憶體之過程的一實施例。 【主要元件符號說明】 100、102、104、106 電晶體 100CG、102CG、104CG、 控制閘極

106CG 100FG、102FG、104FG、 浮動閘極 121184.doc -45 200807421 106FG、120CG > 122CG 120 122 126 、 128 、 130 、 132 、 134 、 136 、 138 126 128 140 150 204 206 296 298 300 310 312 314 316 318 、 320

330、330A、330B 350 360、360A、360B 365、365A、365B 370 第一選擇閘極 第二選擇閘極 N+摻雜層 汲極端子 源極端子 p井區域 NAND 串 源極線 位元線 記憶體裝置 記憶體晶粒 儲存元件陣列、記憶體陣列 控制電路 狀態機 晶片上位址解碼器 電源控制模組 線 列解碼器 控制器 行解碼器 讀取/寫入電路 感測電路 121184.doc -46- 200807421 372 資料匯流排 380 感測模組 382 位元線鎖存器 390 共同部分 392 處理器 393 輸入線 394 資料鎖存器 396 I/O介面 400 感測區塊 800 、 810 、 820 箭頭 940 、 950 ' 960 S品界電壓分佈 1000 、 1010 、 1020 、 1050 、 圖表 1060 、 1070 1500 、 1510 、 1520 、 曲線 1530 、 1540 、 1550 、 1560 、 1600 、 1610 、 1620 、 1630 、 1640 > 1650 > 1660 、 1720 、 1730 、 1750 、 1760 、 1820 、 1830 、 1850 > 1860 1900 三部波形 1910、1920、1930 連續部分 2000 > 2010、2020、2030、 波形 2040 ' 2050 A、B、C 程式化狀態 121184.doc -47- 200807421 A, 、 B, 、 C, 狀態 Αγ、By、Cy 驗證電壓 Avl、Bvl、Cvl 較低驗證位準 Bf 轉變狀態 BLO、BL1、BL8511 位元線 E 抹除狀態 SGD 沒極選擇線 SGS 源極選擇線 Var、Vbr、Vcr 讀取電壓 Vbl 位元線電壓 VCH 通道電壓 V inhibit 禁止電壓 V pass 導通電壓 Vpgm 程式電壓 Vra、Vrl、Vrc 讀取參考電壓 V SGD 選擇閘極電壓 Vt 臨界電壓 Vva、Vvb、Vvc 驗證參考電壓 Vva*、Vvb*、Vvc’ 驗證點 Vver 1 較高驗證位準 Vver2 較低驗證位準 Vyeri fy 驗證電壓 WLO > WL1 > WL2 > WL3 字線 121184.doc -48-

Claims (1)

1. 200807421 十、申請專利範圍： 1 · 一種用於程式化非揮發性儲存器之方法，其包含： 將一系列電壓波形施加至複數個非揮發性儲存元件， 每一電壓波形包含跟隨有一第二部分之至少一第一部 分，該複數個非揮發性儲存元件包括至少一第一组一^ 多個非揮發性儲存元件及—第二組—或多個非揮發性儲 存7G件，其中該至少第一組待被程式化至一第一狀態， 而该第二組待被程式化至一第二狀態； 田每電壓波形之該第一部分施加至該複數個非揮發 f生儲存it件時’禁止程式化該第—組中之非揮發性儲存 元件；及 當每—電壓波形之該第二部分施加至該複數個非揮發 性儲存元件時’允許程式化該第—組中之非揮發性儲存 元件。 2·如請求項1之方法，其進一步包含： 當每—電壓波形之該第一部分及該第二部分施加至該 複數個非揮發性儲存元件時，允許程式化該第二組中之 非揮發性儲存元件。 3·如請求項1之方法，其中： 該禁止包含將一電壓施加至與該第一組中之該等非揮 天I1生儲存元件相關聯之位元線，該電壓禁止其中之程 ^fb 〇 八 4·如請求項1之方法，其中： 該允許包含將一電壓施加至與該第一組中之該等非揮 121184.doc 200807421 發性儲存元件相關聯之位元線，該電壓允許其中之 、 化。 /、程式 5·如請求項1之方法，其中每一電壓波形包含一具有一第 二振幅之第三部分，且該複數個非揮發性儲存元件包括 待被程式化至一第三狀態之至少一第三組一或多個非揮 發性儲存元件，該方法進一步包含： 當每一電壓波形之該第三部分施加至該複數個非揮發 性儲存元件時，禁止程式化該第一組及該第二組中之非 揮發性儲存元件；及 當每一電壓波形之該第一部分、該第二部分及該第三 部分施加至該複數個非揮發性儲存元件時，允許程式化 該第三組中之非揮發性儲存元件。 6.如請求項5之方法，其中： 产該第一狀態、該第二狀態及該第三狀態分別相對應於 σ界電壓分佈、弟一臨界電壓分佈及第三臨界電壓 刀佈w亥第一臨界電壓分佈高於該第二臨界電壓分佈， 而忒第二臨界電壓分佈高於該第一臨界電壓分佈。 7·如請求項5之方法，其中： 在每一電壓波形中，該第三部分先於該第一部分。 8·如吻求項1之方法，其進一步包含： 在施加每一電壓波形之後，驗證該第一組中之非揮發 儲存凡件是否已程式化至該第一狀態，及該第二組中 之非揮發性儲存元件是否已程式化至該第二狀態。 9·如請求項8之方法，其進一步包含： 121184.doc 200807421 士女 發性儲組中經驗證已程式化至該第一狀態之非揮 他錯存7°件及該第二組中經驗證已程式化至該第二妝 恕之非揮發性儲存元件，而不再進—步程式化。 1〇.如請求項1之方法，其中： 經由一ΓΊ ^ 揮發性儲二Γ線而將每一電壓波形施加至該複數個非 11.如請求们之方法，其中： 分佈：第狀態及該第二狀態分別相對應於第-臨界電壓 第二臨界電壓分佈。 …屋分佈雨於該 12·如請求項1之方法，其中： 每電壓波形具有一隨時間斜降的振幅。 13.如請求们之方法，其中： 具有一隨時間逐步下降的振幅。 月八項1之方法，其中： 對於每一電壓波形而言，該第_ 第二部八 禾4分之一振幅大於該 刀之一振幅。 15. 如請求们之方法，其中： °亥第〜部分及該第二部分 加。 卩田在連續電壓波形上增 16. 如請求項1之方法，其中： 通電壓，該導通電壓 電壓波形開始且結束於一導 之振幅％ + f L , π如請求項Γ:方Γ:Γ剩餘部分的振幅 巧丄 < 方法，其中： 121184.doc 200807421 依 件0 全位元線架構程式化該複數個非揮發性儲存元 18 種非揮發性儲存系統，其包含·· 複數個非揮發性儲存元件； 用;於程式化該複數個非揮發性儲存元件之一或多個電 路》亥-或多個電路：⑷將一系列電壓波形施加至該複 數1固非揮發性儲存元件，每—電壓波形包含跟隨有-第 ^ 刀之至少_第—部分’該複數個非揮發性儲存元件 包括至少一第一組一或多個非揮發性儲存元件及一第二 、或夕個非揮發性儲存元件，其中該至少第一組待被 程::化至一第一狀態’而該第二組待被程式化至一第二 狀態，（b)t每—電壓波形之㈣-部分施加至該複數個 非揮發性儲存元件時，禁止程式化該第-組中之非揮發 !生儲存凡件，及（c)當每一電壓波形之該第二部分施加至 «亥複數個非揮發性儲存元件時，允許程式化該第一組中 之非揮發性儲存元件。 19·如請求項18之非揮發性儲存系統，其中·· 田每電壓波形之該第一部分及該第二部分施加至該 複數個非揮發性儲存元件時，該一或多個電路允許程式 化該第二組中之非揮發性儲存元件。 2〇·如請求項18之非揮發性儲存系統，其中： 该禁止包含將一電壓施加至與該第一組中之該等非揮 發性儲存元件相關聯之位元線，該電壓禁止其中之程式 化0 121184.doc 4- 200807421 21·如請求項18之非揮發性儲存系統，其中： 只允許包含將一電壓施加至斑兮笛 , 發性儲t _ ，、邊弟一組中之該等非揮 化I。储存讀相關聯之位元線，該電壓允許其中之程式 22·如請求項18之非揮發性儲存系統，其中：

   每—電壓波形包含-具有-第三振幅之第三部分，且 f複數個非揮發性儲存元件包括待被程式化至-第三狀 至少-第三組-或多個非揮發性儲存元件，並且， 當每-電壓波形之該第三部分施加至該複數個非揮發性 :存7〇件時，該一或多個電路便止程式化該第一組及該 第二組中之非揮發性儲存元件，而當每一電壓波形之該 第。卩分、該第二部分及該第三部分施加至該複數個非 揮發性儲存元件時，該一或多個電路允許程式化該第三 組中之非揮發性儲存元件。 23 ·如請求項22之非揮發性儲存系統，其中·· 該第一狀態、該第二狀態及該第三狀態分別相對應於 第一臨界電壓分佈、第二臨界電壓分佈及第三臨界電壓 分佈，該第一臨界電壓分佈高於該第二臨界電壓分佈， 而該第三臨界電壓分佈高於該第一臨界電壓分佈。 24.如請求項22之非揮發性儲存系統，其中·· 在每一電壓波形中，該第三部分先於該第一部分。 25 ·如請求項1 8之非揮發性儲存系統，其中： 在施加每一電壓波形之後，該一或多個電路驗證該第 一組中之非揮發性儲存元件是否已程式化至該第一狀 121184.doc 200807421 態’及該第二組中之非揮發性儲存元件是否已程式化至 該第二狀態。 26·如請求項25之非揮發性儲存系統，其中： 該-或多個電路鎖定該第一組中經驗證已程式化至該 第-狀態之非揮發性儲存元件及該第二組中經驗證已程 式化至該第二狀態之非揮發性儲存元件，而不再進一步 程式化。 27·如請求項18之非揮發性儲存系統，其中： 每-電壓波形經由-共同字線而施加至該複數個非揮 發性儲存元件。 28. 如請求項ι8之非揮發性儲存系統，其中： 該第-狀態及該第二狀態分別相對應於第一臨界電壓 :佈及第二臨界電壓分佈’該第一臨界電壓分佈高於該 弟一臨界電壓分佈。 29. 如請求項18之非揮發性儲存系統，其中·· 每一電壓波形具有一隨時間斜降的振幅。 30. 如請求項18之非揮發性儲存系統，其中^ 每-電壓波形具有一隨時間逐步下降的振幅。 31·如請求項18之非揮發性儲存系統，其中·· 對於母一電壓波形而言，該第一 第二部分之-振幅。 刀之—振幅大於該 32·如請求項18之非揮發性儲存系統，其令·· 加該第-部分及該第二部分之振幅在連續電壓波形上增 121184.doc 200807421 33. 如請求項18之非揮發性儲存系統，其中 34. 每一電虔波形開始且結束於一導通電壓，該導通電塵 之振幅小於該Μ波形之—剩餘部分的振幅。 如請求項18之非揮發性儲存系統，其中： 依一全位元線架構程式化該複數個件0 非揮發性儲存元 35. 如請求項18之非揮發性儲存系統，其中： 該複數個非揮發性儲存元件包含多位階儲存元件 36. 如請求項18之非揮發性儲存系統，其中： 該複數個非揮發性健存元件配置於_d串中。 121184.doc