17702twf.doc/g 200805886 九、發明說明： 【發明所屬之技術領域】 電路，且特別是關於一種使 本發明是關於一種分割界 用計數電路之分割器電路。 【先前技術】
在仃動通訊系統中，資料分割器(datasl㈣是資料恢 復(data-rwy)電路巾的1分，其可將類比資料訊號 轉換成數位f料訊號。而分電路主要輸人方式有二， 為單多而调變訊號輸入，另—為双端差模調變訊號輸入。 圖1繪不-種習知之單調變訊號輸入分割器、電路的電 路圖。在圖1的分割器電路中包括比較器1〇2、電阻1〇4 及電容106。其中，比較器1〇2之其中一個輸入端耦接一 調變訊號ip，而另一輸入端則是透過電阻1〇4而耦接調變 訊號Φ。另外，電容106係將比較器1〇2與電阻1〇4彼此 耦接的節點接地而使得比較器另一輸入端相當於耦接一參 考電壓Vref。當ip大於Vref a寺，則比較器1〇2輸出邏輯！ 的數位訊號，反之，則輸出邏輯0的數位訊號。 圖2緣示一種習知之差模調變訊號輸入分割器電路。 請參照圖2,其電路包含比較器202、電阻204及電容206。 其中，比較器202的其中一個輸入端接收調變訊號ip，而 另一輸入端則透過電容206而接收調變訊號in，並且調變 訊號的ip和in彼此為差模訊號。 在調變訊號in送至比較器202之前，調變訊號in會 先經過電阻204及電容206所組成之濾波器轉變成in，，然 5 17702twf.doc/g 200805886 後比較器202將調變訊號ip與調變訊號in，做比較，當ip 之振幅大於in’之振幅時，則比較器2〇2會輸出邏輯1的數 位訊號，反之，則輸出邏輯〇的數位訊號。然而，如圖3 和圖4所示(在圖3與圖4中之Compin表示為圖2中之電 阻204與調變訊號ip相耦接處的量測圖形，RXdata表示 為圖2中之比較器202之輸出的量測圖形，而Clock表示 為時脈之波形），當輸入訊號包含著連續一長串的，，〇，，或連 續一長串的”1”的資料流時，濾波器就會影響到，電阻204 與電容206之充、放電的責任週期Ip_In，之直流電位，從 此使數位輸出責任週期比(duty ratio)變大或變小，進而影 響後級數位訊號處理，產生錯誤的位元，造成訊號判讀上 的錯誤。 圖5繪示一種習知之分割器電路。其為日本松下電器 產業株式會社所申請之曰本專利字號第jp〇〇l〇136030號 專利之單調變訊號輸入分割器電路。此電路包含比較器 5〇2、控制電路504、後段開關組506、時間常數電路508、 前段開關組510。其中，後段開關組506包括開關520、522 及524。時間常數電路508包括電容526、528、530及電 阻532、534、536。前段開關組510包括538、540及542。 前段開關組510之其中一端接收無線恢復訊號WRS， 另一端耦接時間常數電路508之輸入。時間常數電路508 之輸出耦接後段開關組506之其中一端。後段開關組506 之另一端耦接比較器502之負輸入端。比較器502之正輸 入端麵接無線恢復訊號WRS，並且比較器502輸出基頻訊 6 17702twf.doc/g 200805886 5虎BS至控制琶路504。控制電路504依據基頻訊號gs而 輸出控制訊號CS1與控制訊號CS2去分別控制後段開關組 506與前段開關組510,以選擇適當之時間常數。雖然此電 路之基頻訊號BS之責任週期比(duty rati〇)幾乎等於知 % ，但是此電路只有一個調變訊號輸入，故其仍然受到雜 訊干擾的影響。 t 【發明内容】 本發明的目的是在提供一種分割器電路，使得當發生 輸入訊號包含著連續一長串的，，0”或連續一長串的” i，，的資 料流時，其對於輸入訊號之判讀不會發生錯誤。 、 本叙明的另一目的是在提供一種分割器電路，使得當 發生輸入訊號包含著連續一長串的” 0，，或連續一長串的1，， 的資料流時，，其比較器之差模輸入信號可以維持在一定準 位，不會隨之持續呈指數上升或下降。 為達成上述及其他目的，本發明提出一種分割器電 路，其特徵是使用計數電路去計算比較器所輸出之同一邏輯 訊號的次數’當達到i設次辦，輸出—控制職讓由動態 兀件組成之電阻電路開路’以大幅延遲比較器差模輸入信號 的向上或向下偏移的速度，讓分割器電路能正確判讀輸入 訊號。 為讓本發明之上述和其他目的、特徵和優點能更明顯易 1、，下文特舉本發明之較佳實施例，並配合所附圖式，作詳細 說明如下。 【實施方式】 7 17702twf.doc/g 200805886 圖6繪示依照本發明之一較佳實施例之分割器的電路 圖。請參照圖6，其包含比較器602、電阻604、電容6〇6、 計數電路608、開關610。其中，電阻604之其中_端_接 比較器602之第一輸入端612以及第一調變訊號ip，另一 端則透過開關610耦接至比較器602的第二輸入端。 而比幸父^§ 602的弟一輸入端614透過電容606輕接至第二 調變訊號in，比較器602的輸出OP编接計數電路之 輸入。其中，電阻604與開關610可由主動元件M〇s所 組成。在本實施例中，計數電路608之輸出係麵接開關 第一調變訊號ip及第二調變訊號in經由電阻604與 電容606所形成之濾波器做濾波，並且第二調變訊號in會 先經過電阻604及電容606所組成之濾波器做濾波而轉變 成in’ ，然後第一調變訊號ip與調變訊號in’在比較器 602相互做比較。當ip之振幅大於丨11，之振幅時，則比較器 602會產生邏輯1的輸出資料，反之，則比較器6〇2會產 生邏輯〇的輸出資料。 當比較器602先後輸出第一和第二輸出資料後，計數 電路608會對同一邏輯之第一和第二輸出資料進行計數， 當輸出資料為連續邏輯0或連續邏輯1，且其連續次數超 過計數電路之預設值時，計數電路608產生一控制訊號至 開關610時，開關610會被關閉而使得電阻呈現開路 狀態，進而使得電阻604與電容606之充放電的時間常數 趨向於無限大，因此比較器602之差模輸入信號會維持在 某一固定電壓，而不再呈指數衰減。 200805886； 17702twf. doc/g 圖7繪示依照本發明之一較佳實施例的一種計數電路 之電路圖。請合併參照圖6和圖7，計數電路608可以包 括第一反閘702、第二反閘7〇8、第一及閘7〇4、第一或閘 706、第二或閘710、第一計數器712、第二計數器714、 第一偵測器716、第二偵測器718、第三或閘720。 其中，第一反閘702的輸入端搞接整個計數電路 之輸出（即第三或閘720之輸出），其輸出端耦接第一及閘 704之第一輸入端722。第一及閘704之第二輸入端724 接收一時脈訊號CLK。第一或閘706之第一輸入端726接 收一重置訊號RE，而第二輸入端728則|馬接比較器602 之輸出0P。第二反閘708之輸入端耦接比較器6〇2之輸出 0P。第二或閘710之第一輸入端730接收該重置訊號RE， 而弟·一輸入端732則搞接弟二反閘708之輸出。第一計數 器712之輸入端耦接第一及閘704之輸出，而重置端耦接 第一或閘706之輸出。第二計數器714之輸入端耦接第一 及閘704之輸出，而重置端輕接第二或閘71〇之輸出。偵 測器716之輸入端耦接計數器712之輸出，而輸出端麵接 弟二或閘720之弟一輸入端734。偵測器718之輸入端耗 接計數器714之輸出，而輸出端耦接第三或閘720之第二 輸入端736。 整個计數電路608之輸出（即弟三或閘720之輸出）經 過第一反閘702反相之後，再經由第一及閘704來與時脈 说號CLK做邏輯運鼻。當计數電路608之輸出為0且時脈 訊號CLK為1時，第一及閘704就會輸出1而使得計數器 9 200805886; 177()2twf.d〇c/g 712與714進行計數。當時脈訊號CLK為〇時，或者計數 電路608之輸出為1且時脈訊號CLK為1時，第一及閘 704就會輸出0 ’因此計數器712與714將不進行計數。 當重置§il號RE之狀態為〇，且比較器602之輸出〇p 之狀態也為0時，此輸出ΟΡ會經由第二反閘7〇8做反相， 然後再經由第一或閘710來與重置訊號re做邏輯運算， 隶後弟^一或閘輸出邏輯1 ’而使得計數器714重置其 計數值，並進而使偵測器718之輪出為〇。而比較器602 ，輸出ΟΡ也會經由第一或閘706而與重置訊號RE做邏 輯運算，然後第一或閘706輸出邏輯〇，使得計數器712 Ik續進行計數，並將其計數值輸出至偵測器716以做判斷。 右比較器602之輸出狀悲為連續則計數哭γ 1 4 會一直被重置，而計數器712則會持續地進行計數， 並持續將計數值輸出至偵測器716做判斷，直到計數 值荨於j貞測态716内之預設次數之值時，偵測器716 才會輸出邏輯1。此時，由於偵測器718之輸出為〇， 而4貞測益716之輸出為1 ’故在經過第三或閘72〇做 邏輯運算之後，第三或閘720會輸出邏輯〗（此即為控 制訊號）至開關610，而使開關610關閉（Turn 〇ff)， 進而使得電阻604與電容606之充放電的時間常數趨向於 …、限大’因此比較态602之輸入Ιρ_ιη’之信號會維持在某 一固定電壓，而不再呈指數衰減。 而當重置訊號RE之狀態為〇，且比較器602之輸出 0P之狀恶為1時’此輸出會經由第一或閘706來與重置訊 17702twf.doc/g 200805886 號RE做邏輯運算，然後第一或閘706輸出邏輯1，而使得 計數器712重置其計數值，並進而使偵測器716之輸出為 〇。而該輸出OP也會經由第二反閘708做反相，然後經由 第二或閘710而與重置訊號RE做邏輯運算，最後第二或 閘710輸出邏輯〇，使得計數器714繼續進行計數，並將 其計數值輸出至偵測器718以做判斷。
若比較器602之輸出狀態為連續，，丨，，，則計數器 會一直被重置，而計數器714則會持續地進行計數， 並持續將計數值輸出至偵測器718做判斷，直到計數 值等於偵測718内之預設次數之值時，偵測器 才會輪出邏輯1。此時，由於債測器716之輸出為〇, 而偵測器718之輸出為1 ’故在經過第三或閘72〇做 邏輯運算之後，第三或閘720會輪出邏輯丨（此即為控 制訊號）至開關610,而使開關61〇關閉，進而使得電 阻6〇4與電容6〇6之充放電的時間常數趨向於無限大，因 此比較器602之輸入㈣，會維持在某一固定電壓， 再呈指數衰減。 當重置訊號RE之狀態為}時，則第一或閑观 :或閘710皆會輸出邏輯卜並分別使計數器爪與;;數 益進行強迫性地重置其計數值 請及718内之預設次數之值 ：』：制 定-共同的賊值。 Μ由内孩疋外部設 如圖8和圖9所示(在圖8與圖9中之c _ 圖6中之電阻6G4與調變訊號ip純接處的量測圖= 11 17702twf.doc/g 200805886 RXdata表示為圖6中之比較器6Q2之輸出的量測圖形，而 為:寺脈之波形)’依照本發明之-較佳實施例的 輸入之批出控制訊號使電阻開路後，比較器602 使得分¥電在某—固定1壓，而*再呈指數衰減， 雖正確判讀輸入訊號。 限定本發明，彳2佳貫闕揭露如上，然其並非用以 和範圍内，當可此技藝者’在不脫離本發明之精神 範圍當視後附= $之更動與㈣，因此本發明之保護 【圖式簡單㈣/專觀_界定者為準。 圖1繪示^. ^ 圖2緣示知之單調變訊號輸入分割器電路。 圖3紛示習^知^差模調變訊號輸入分割器電路。 較器接收連續，，訊號輪人分割㉞路，在比 輸出波形。° Ί比較器之_’之波形及比較器 圖4 %示習4 , 較器接收連續，，丨，，^拉凋、交讯旎輪入分割器電路，在比 輸出波形。 ，比較态之ip-in’之波形及比較器 圖5繪示〜種習知 圖6繪示依昭士々 ％路。 圖。 、、毛明之一較佳實施例之分割器的電路 圖7繪示依昭 之電路圖。…、》明之一較佳實施例的一種計數電路 12 2008058863 17702twf.doc/g 圖8繪示本發明之一較佳實施例之分割器電路，在比 較器接收連續”0”訊號後，比較器之ip-in，之波形及比較器 輸出波形。 圖9繪示本發明之一較佳實施例之分割器電路，在比 較器接收連續”1”訊號後，比較器之ip-in，之波形及比較器 輪出波形。 【主要元件符號說明】 102、202、502、602 :比較器 104、204、532、534、536、604 ··電阻 106、206、526、528、530、606 :電容 504 :控制電路 506 :後段開關組 508 :時間常數電路 510 :前段開關組 520、522、524、538、540、542 ··開關 608 :計數電路 610 :開關 612、722、726、730、734 :第一輸入端 614、724、728、732、736 ··第二輸入端 ip :第一調變訊號 in :第二調變訊號 in’ ：經過濾波後的第二調變訊號in OP ··比較器之輸出，並且為該分割器之輸出 702 :第一反閘 ' 13 200805886； 17702twf.doc/g 704 第一及閘 706 第一或閘 708 第二反閘 710 第二或閘 712 第一計數器 714 第二計數器 716 第一偵測器 718 第二偵測器 720 第三或閘