TW200805882A - Method of producing and operating a low power junction field effect transistor - Google Patents

Method of producing and operating a low power junction field effect transistor Download PDF

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TW200805882A TW095145844A TW95145844A TW200805882A TW 200805882 A TW200805882 A TW 200805882A TW 095145844 A TW095145844 A TW 095145844A TW 95145844 A TW95145844 A TW 95145844A TW 200805882 A TW200805882 A TW 200805882A
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Description

200805882 九、發明說明： 【發明所屬之技術領域】 本發明係關於積體電路及裝置及其使用及/或製造方 法，例如MOS電晶體以及接面場效電晶體（JFET)及電路。 【先前技術】 •過去三十年中，超大型積體電路的趨勢係持續縮小至較 • 小尺寸，以獲得更大封裝密度及更快速度。目前，2005年 ’ 已可採用次100奈米（nm)最小尺寸製作CMOS技術。以低於 '馨 100 nm2最小線寬縮放CMOS給積體電路設計者造成許多 問題。以下強調低於1〇〇 nm之縮放CMOS電晶體的一些問 題： 1 .CMOS内之功率消耗係較大問題，因為每單位面積之 閘極電容隨閘極介電質厚度的厚度縮放而增加，其造成高 切換負載。 2·用於MOS電晶體内之閘極介電質的厚度已縮小至小於 20埃。閘極介電質之薄化導致將電壓應用於閘極電極時大 量電流穿過閘極介電質。此電流稱為閘極洩漏。 • 3·即使當閘極電壓減小至零，電晶體會在汲極與源極間 - 傳導有限電流。此電流稱為源極汲極洩漏。 • 4 ·上述效應之結果係即使在無活動時也會傳導大量電流 • (靜恶電流）之CMOS電路；此破壞了 CMOS之關鍵優勢。由 於靜態電流、靜態功率或無活動時CM〇s‘片耗散的功率 已變彳于非常大，在接近攝氏1〇〇度之溫度下，靜態功率消 耗幾乎可等於CMOS電路内之動態功率消耗。隨著CM〇s 117057.doc 200805882 技術縮小至65 nm，㈣問題愈來愈嚴重。此趨勢隨著技 術進-步縮小至45 nm及更低之線寬而持續。 5.CMOS設計規則之橫向縮放未伴隨特徵大小之垂直縮 j ’造成三維結構具有極端縱橫比。例如，多晶矽閘極之 高度僅降低50%，而吝曰功M 4 向夕日日石夕閘極之橫向尺寸減小90%以 上。"間隔物”（CMOS電晶體之組件，其分離閘極與高度換 雜之源極及汲極區域）尺寸取決於多晶⑪之高&，因此其 '·
不會與橫向尺寸成正比地縮放。隨著垂直尺寸之縮放而變 得困難的程序步驟包括淺源極及汲極區域之形成、在不造 成接面am的魏以及接觸㈣源極聽極區域 之蝕刻與填充。
6·測量電源供應茂漏電流對熟習技術人士係熟知的，A 係作為_在裝置製造中引人之缺陷的有效屏障。此方: 有時被热習技術人士稱為Iddq測試。該 -SO ^CMOS.^〇 CMOS會將固有洩漏電流增加至可比缺陷引發之洩漏電流 的位準’使彳寸Iddq測試效率下降。對MOS裝置之井電壓施 以偏壓以消除固有泡漏電流會引入新的茂漏要素，例如閘 極洩漏、接面穿隧洩漏等。 接面場效電晶體之先前技術可回溯至首次得以報告之 1950年代。那時起，其即為大量文字所涵蓋，例如以瓜⑽ Sze 所著之"Physics 〇f semicon(juctor Devices” 及 Andy
Grove 所著之丨丨Physics and Techn〇1〇gy 〇f
Devices”。接面場效裝置在元素及化合物半導體中均有報 I17057.doc 200805882 告。已報告了許多採用接面場效電晶體之電路，如下所 連. 例如：
Nanver及 Goudena，’’Design considerations for Integrated High-Frequency p-Channel JFET’s"，IEEE Transactions Electron Devices(IEEE電子裝置學報）1988年第11期第35 卷，第1924至1933頁。
0. Ozawa，’’Electrical Properties of a Triode Like Silicon Vertical Channel JFET” ， IEEE Transactions Electron Devices(IEEE電子裝置學報）1980年第11期第ED-27卷， 第 2115 至 2123 頁。 H. Takanagi及 G. Kano，f,Complementary JFET Negative-Resistance Devices” ， IEEE Journal of Solid State
Circuits(IEEE固態電路期刊）1975年第6期第SC-10卷，第 509至 515 頁。 A. Hamade 及 J. Albarran ^ nA JFET/Bipolar Eight-Channel Analog Multiplexer11 5 IEEE Journal of Solid State Circuits(IEEE固態電路期刊）1978年12月第6期第SC-16卷。 Κ· Lehovec及 R. Zuleeg，"Analysis of GaAs FETs for Integrated Logic’’，IEEE Transaction on Electron Devices (IEEE電子裝置學報）1980年6月第6期第ED-27卷。 此外，由R. Zuleeg出版的報告，標題為”Complementary GaAs Logic”，曰期為1985年8月4曰，亦引用為先前技 術。作者也已在1984年於Electron Device Letters(電子裝 117057.doc 200805882 置學刊）上公佈了該材料，論文標題為"Double Implanted GaAs Complementary JFET’s" 〇
圖8中顯示傳統n通道JFET之代表性結構。該JFET係形 成於η型基板810内。其係包含於標記為815之p井區域内。 JFET之主體係顯示為820，其係包含源極（832)、通道（838) 及汲極（834)區域之η型擴散區域。閘極區域（836)為ρ型， 其係藉由擴散至基板内加以形成。將用於源極、汲極及閘 極區域之接點分別標記為841、842及840。JFET之關鍵尺 寸為閘極長度，標記為855。閘極長度由最小接觸孔尺寸 850以及確保閘極區域封閉閘極接點所需的必要重疊決 定。閘極長度855明顯大於850。先前,技術JFET之此結構特 徵限制了該等裝置之性能，因為通道長度實質上大於最小 特徵大小。此外，分別擴散至汲極及源極區域861及862之 閘極的垂直側壁之電容也非常大。閘極至汲極側壁電容形 成米勒電容，其對熟習技術人士係熟知術語，並明顯限制 高頻率下裝置之性能。 【發明内容】 本發明提供一種使用一反相器之方法，該反相器具有一 對互補接面場效電晶體（CJFET)，其具有一較小線寬。該 方法包括使用於該CJFET反相器之一輸入電容小於相似線 寬之一 CMOS反相器的對應輸入電容。該CJFET採用具有 小於橫跨一正向偏壓二極體之電壓降的一值在一電源供應 下操作，該正向偏壓二極體與該CMOS反相器相比具有一 減小切換功率，並具有用於該CJFET反相器之一傳播延 117057.doc 200805882 遲’其至少可比該CMOS反相器之對應延遲。 【實施方式】 本文揭示一種在矽内使用接面場效電晶體（JFET)的建立 互補邏輯電路之方法，一示範性方法適合深次微米尺寸， 例如低於65 nm。 另外揭示一種具有（例如）65 nm及更低之最小特徵大小 的半導體裝置系統。本文所揭示之方法及結構可建立與用 於CMOS裝置者類似的半導體裝置及電路。同樣，可將示 範性具體實施例插入現有VLSI設計及製造流程，而不對用 於設計及製造VLSI電路的總體系統作任何顯著變更。示範 性屬性如下： 1 ·可顯著減小電路之功率消耗。 2·可顯著減小閘極電容。 3 ·可顯著減小閘極泡漏電流。 4 ·可顯著減小源極與没極間的泡漏電流。 5·可顯著簡化VLSI製造程序。 6·補充針對CMOS技術開發的設計基礎架構。預計可採 用本文所揭示之裝置實施先前技術CMOS單元庫中可用的 全部複雜邏輯功能。該等複雜邏輯功能包括但不限於反相 菇、'HAND、NOR、，鎖存器、正反器、計數器、多工琴、 編碼器、解碼器、乘法器、算術邏輯單元、可程式化單 元、記憶體單元、微控制器、JPEG解碼器及MPEG解碼 器。 7·補充用於CMOS之現有製造及測試基礎架構。 117057.doc 200805882 8.提供測量電源供應洩漏電流之方 裝置製造中引人之缺陷的有效屏障。乍為用於债測在 本文^示之互補接面場效電晶體⑽τ)以增強模式操 乍。如热習技術人士所知，# $ ' ^的電位為零時1晶體處於"關閉"狀態。此狀離 ^在:通道⑽道）騰之沒極終端施加正（負則 時，没極與源極間僅有極少甚至無電流。隨著閑極電位增 加（降低），η通道（p通道）JFET進入高傳導範圍。此模式 中，在没極施加正（負）偏壓後，沒極與源極間流過有限電 流。已知的增強模式师T裝置之限制係其電流驅動受限於 最大閉極電壓，其小於一二極體下降。超過一二極體下降 (内建電位)之閘極電塵開啟閘極通道二極體，其對贿係 不合需要之操作模式。此限制可藉由，例如，將偏麼電麼 VDD限制為小於—二極體下降來解決。藉由將师了之通道 ^度縮小至次100奈米尺寸解決JFET之低電流驅動問題。 當JFET閘極長度小於7G奈米且電源供應電壓為G5 v時， 互補JFET裝置之電流輸出及採用互補JFET裝置製成之反 相器的切換速度媲美熟知的CMOS裝置。 應注意，儘管JFET之速度-功率性能在次70奈米尺寸下 可比CMOS裝置，用於JFET之最大電源供應電壓仍限於一 一極體下降以下。為滿足需要驅動至較高電壓位準的外部 電路之介面的特定應用，另外揭示了用於建立CMOS裝置 之結構及方法。本文所述之(：]^〇8裝置在以下幾點上不同 於已知CMOS : 117057.doc -10- 200805882 1.CMOS係與互補JFET整合。 2· —項具體實施例中，不使用任何"間隔物"而構建 CMOS 〇 3.用於CMOS終端之接點可係平坦的，或處於相同位 準，其可改善裝置之可製造性。 4·本文所述的示範性CMOS裝置之其他顯著特徵。 圖1中顯示反相器之示範性電路圖。表1中顯示開啟及關 閉狀況下的兩個電晶體之操作終端電壓·· 表1 :開啟及關閉狀況下CFET閘極的終端電壓。
Vin Vout FT1 FT2 0 Vdd 開啟 關閉 Vdd 0 關閉 開啟 圖1所示的電路操作與對應CMOS電路之操作非常相似。 本文所述之JFET的示範性具體實施例可在類似於熟知 CMOS技術之電壓位準的電壓位準下操作。輸入電壓在〇與 vdd間變化。輸出電壓在vdd與〇間變化，其與輸入電壓成 相反關係。因此，對於反相器之兩個狀態，當應用於輸入 終端之電壓為〇與Vdd時，輸出電壓分別為Vdd及零。此可 藉由在開啟及關閉間切換的兩個電晶體FT 1及ρτ2來實 現，如上表1所述。 JFET藉由在閘極施加控制信號操作，其控制源極與汲極 間通道的傳導特徵。閘極形成具有通道之-p_n接面。閘 木相對於源極之電壓控制閘極對通道接面之空泛區域的寬 度。通道非空泛部分可用於傳導。因此，藉由在：FFET電晶 117057.doc 200805882 體之閘極及源極終端應用適當電壓，將通道開啟及關閉。 當將通道開啟並對汲極施加適當電壓時，電流在源極與汲 極間流動。
JFET反相器内之JFET電晶體FT1及FT2可按非常類似於 CMOS反相器内之MOS電晶體的方式執行功能。CMOS反 相器之操作對熟習技術人士來說係熟知的。p通道 JFET(FTl)之源極終端連接至電源供應。η通道JFET(FT2) 之源極終端連接至接地。兩個電晶體之汲極終端係連接至 一起並與閘極輸出終端連接。p通道JFET FT1之閘極及η通 道JFET FT2之閘極係連接至一起並與閘極輸入終端連接， 如圖1所示。本文件剩餘部分將此電路組態稱為CFET反相 器。一般而言，以近似於p通道及η通道JFET之方式形成的 閘極稱為CFET閘極。 此處詳細說明反相器之功能，以呈現完整的示範性實施 方案。此係藉由首先說明電晶體之源極及汲極終端的電壓 來實現，表2中顯示該等電壓。一示範性及非限制性說明 中，將電源供應電壓固定於0.5 V。 表2:用於CFET閘極内JFET之接面電壓
Vin Vout FT1 FT2 VGS VDS VGS VDS 0.5 0 ον _0·5 0.5 0 0 0.5 -0.5 0 0 0.5 p通道JFET之閘極係由η型矽製成，且該通道係摻雜p 型。ρ通道JFET之摻雜輪廓係設計成在閘極終端上電壓相 117057.doc -12- 200805882 對於源極終端處於零伏特時，關閉透過通道之傳導。此裝 置即增強模式裝置。P通道JFET之此一屬性係由於閘極（p 型）與通道（η型）間之p_n接面的内建電位。由於fti之源極 係聯結至0.5 V下之Vdd，當FT1之閘極亦處於〇·5 v時，n 型通道與ρ型閘極間的外部偏壓係〇 〇v。此代表關閉狀況 下之FT1。隨著p通道電晶體之閘極處的偏壓降低至〇 ， 閘極與源極終端間的負電壓改變至-0·5 V，其導致空泛層 瓦解並使電流從源極流向汲極。此代表開啟狀況下I FT1 〇 不範性具體實施例可限制當FT1處於開啟狀況時的閘極 電流。此狀況下通道至閘極二極體呈〇·5 V之正向偏壓， 因此流過電晶體閘極之&漏電流有限。此稱為閘極拽漏。 板跨閘極至通道接面的内建電位控制閘極㉟漏之大舍 ^ 田 、十，子、夕為主之龟路以處於或低於〇· 5 ν之供應電壓（ν⑽) 操作此CFET反相器時，内建電位將閘極&漏電流限制於 極小數夏。因此，CFET反相器以設計及操作特徵均類似 於CMOS反相器之方式工作。由於内建電位之差異，供應 電壓限制對於其他材料可不同。同樣，反轉用於η通道 JFET之偏[電壓，當將閘極至源極偏壓減小至零時，電晶 體變為”關閉’’ ’當閘極至源極偏壓等於供應電壓VDD時， 電晶體開啟，為了限制閘極電流，VDD限於〇·5 V。典型閘 極至通道接面的閘極電流係投射至1 uA/crn2至1〇〇 mA/cm2 、矿相比之下，對於以45奈米微影及適當縮放之閘極 介電質厚度製成之刪電晶體，閘極電流係投射成超出 117057.doc -13 - 200805882 1000 A/cm2 〇 JFET電晶體之輸入電容係藉由閘極至通道終端形成之二 極體的接面電容。此二極體之電容處於1〇.8 F/cm2h〇 6 FW之範圍内’其係由接面空泛層寬度的厚度決定，兮 厚度在1〇0埃至3_埃之範圍内。採用45奈米設計規職 厚度為10埃之氧化物製成的M0S電晶體之輸入電容大小比 麵^之對應輸人電容高_個等級。從低功率操作觀點看， 此特徵使得JFET極有吸引力。 _ IFET電晶體亦具有第四電性終端，即井。此處採用連接 至用於兩個JFET的源極終端之井說明本發明之一項具體實 施例，如圖2a所示。 圖2 b顯示-替代具體實施例，其中該井係聯結至問極並 用於從頂部及底部調變通道之導電率。 圖2c顯示另一具體實施例，其中將n通道jfet之井連接 至外部終端，其可用於對JFET施加任何信號。另一具體實 φ 施例中，使n通道JFET之井浮動。對應說明亦適用於p通道 JFET。測^:電源供應洩漏電流對熟習技術人士係熟知的， 其係作為偵測在裝置製造中引入之缺陷的有效屏障。此方 法有時被熟習技術人士稱為Iddq測試。該方法對最小線寬 高於350 nm之CMOS很有效。縮放最小線寬低於35〇 nmi - CMOS會將固有洩漏電流增加至可比缺陷引發之洩漏電 流’使得Iddq測試效率下降。對於最小線寬低於1〇〇 nm之 MOS裝置，對MOS裝置之井電壓施以偏壓以消除固有洩漏 電流會引入新的）¾漏要素’例如閘極浪漏、介面穿隨泡漏 117057.doc •14- 200805882 、。一示範性具體實施例中，對JFET之井電壓施以偏壓可 將固有洩漏電流有效減小至微微安培範圍。此使得測 忒成為偵測在製造最小線寬低於100 nm之裝置時引入的缺 陷之有效屏障。 圖3a顯示用以建立此電路結構之JFET電晶體的示範性及 非限制性佈局。n通道JFET之源極、汲極、閘極及井接頭 ， 分別由330、340、375及368給出。用於該等終端之接點分 _ 別仏§己為 372、374、373及371。 S 3b,、、、員示n通道jfet之結構斷面圖，其包括（例如由以下 各物組成）四個終端：源極（33〇)、閘極（37〇)、汲極（34〇)及 P井（3 1 〇)。jfet係形成於標記為315之碎區域内。藉由標 記為320之區域將JFET與周圍半導體絕緣；該等區域係以 絕緣材料（例如二氧化矽）加以填充。源極及汲極間之通道 係顯不為物件350。對於n通道JFET，源極及汲極係高度摻 雜之η型區域，其係藉由以施體型雜質（例如填、砷或銻）摻 _ 雜石夕而幵y成。藉由受體雜質（例如硼或銦）摻雜井。通道係 摻雜為η型之狹窄區域，其連接源極及汲極。閘極係藉由 特定方法形成於通道内之淺ρ型區域37〇，例如從高度叶摻 雜多晶矽區域375擴散摻雜物。 圖3c中顯示在不同深度下從矽表面穿過閘極（37〇)及通道 . (350)之電晶體的摻雜輪廓。曲線381係始於矽表面之閘極 區域的示範性摻雜輪廓。曲線382、383及384代表通道、 井及整體區域之摻雜輪廓。對於n-JFET，381係？型閘極區 域之摻雜輪廓，382係11型通道區域之輪廓，383係p型井區 H7057.doc •15- 200805882 或之輪廓，384係周圍n型整 面由385給出，诵、音s # '之輪廓。閉極至通道接 面由387給出。閉極與通^6面。出’井至整體區域接 小於通道與p井間之接面深度⑽）。，表面之深度（385) 用於形成P型閘極接面之1 包含在太f m /、他方法，例如離子植入，均 古 。用以摻雜閘極之其他方法，例如熟習技術
人士所热知的電漿浸潰植入，亦包含在本文内。 M 圖3b中，區域375係多晶梦板，其係高度摻 作閘極370之摻雜的嗎技 ⑷ P生且用 外㈣閉極用於控制從源極至没極 Μ 傳導。藉由此新顆構造技術，閉極從高度掺雜 之夕曰曰石夕擴散至通道區域内，該多晶石夕亦形成與閉極之歐 姆接觸。此使得多晶何用於連接閘極與外部電路。 井之默姆接觸係藉由標記為物件368之井接頭完成。 JFET之四個終端的接點，即井、源極、閘極及沒極，亦分 別作為物件371 ' 372、373及374顯示於圖3b中。ρ井接頭 368下方之區域係採用？型雜質高度摻雜，以完成較佳歐姆 接觸。？井31〇係形成於標記為315之11井内，以用於必須將 JFET之ρ井絕緣的應用。對於將？井連接至接地電位之應 用’消除了 η井之需要。該等兩種情形均包含於本文中。 對於ρ通道JFET，摻雜類型與圖3b及3c内所說明者相 反’即藉由η型區域取代p型區域，反之亦然。應指出，p 通道JFET亦保持以多晶矽375摻雜JFET之閘極。 圖4内顯示JFET之替代具體實施例。此圖式顯示η通道 JFET之斷面，其極類似於m〇s電晶體。此處說明η通道 117057.doc -16· 200805882 JFET之結構。其意味著此結構對於P通道了 FET亦得以複 製，僅在摻雜中加以適當變化，如上-段落中所述。將 =ΕΤ顯示為物件400。形成JFET之P井係標記為物件3 10。 藉由以絕緣材料（例如二氧化石夕或物件32〇内之其他適當材 料）填充之區域提供用於證之H此結構類似於⑸内 所示的對應結構。高度摻雜之n型區域形成源極及沒極區 . 域’並刀別破標記為42G及43G。源極與沒極間之通道區域 係輕度摻雜之n型，並被標記為45〇。閘極區域係摻雜之p f ’並被標記為440。此區域係採用高度?型摻雜從標記為 460之多晶矽擴散。於此處插入標記為邾5之絕緣區域，其 圍繞閘極且由二氧切及氮化物層之組合組成。此文件 中，此物件稱為"間隔物"。一示範性具體實施例中，以金 屬化合物（稱為矽化物，標記為462)之一的一高導電層覆蓋 區域420、430、460及368之頂部表面。石夕化物層係與井接 頭、源極、汲極及閘極區域自行對準，其意味著僅將矽化 • 物形成於存在曝露之矽或多晶矽的區域内。間隔物所服務 的一不範性目的係當形成自行對準矽化物時其將源極及汲 極區域與閘極區域絕緣。其亦提供了來自裝置内部之接點 的電流之有效分佈。用於井接頭、源極、汲極及閘極區域 之接點係以類似於圖3内之方式完成，並分別被標記為 371、372、373及 374 〇 JFET之一替代具體實施例中，如圖$所示，用於之 全部終端（即源極、閘極、汲極及井）的接點全部係以多晶 矽製成。此結構將用於全部終端之接點處於相同位準下之 117057.doc -17- 200805882 需要屬性。η通道JFET係在標記為3i〇之p井内製成，其藉 由絶緣區域320與全部側面絕緣。此結構類似於圖3内所示 的對應結構。藉由高度η摻雜區域520及522之組合形成 JFET的源極。藉由高度掺雜之η型區域524及526的組合形 成JFET的沒極。通道55〇係汲極與源極間的淺型摻雜區 域。擴散於石夕内之ρ型閘極區域被標記為54〇。區塊530及 532係同度η型多晶矽摻雜區域。藉由將^型雜質從多晶矽 擴散至矽内形成區域52〇。同樣，藉由將η型雜質從多晶矽 區域532擴散至矽内形成區域524。藉由將ρ型雜質從ρ型多 晶矽560擴散至矽内形成閘極區域54〇。區域522及526分別 將源極及汲極區域52〇及524連接至通道55〇。標記為53〇、 532及560之多晶矽區域分別與區域52〇、524及54〇歐姆接 觸。區域522及526係藉由外部摻雜形成，例如離子植入、 電漿浸潰植入或其他相似摻雜方法。高度ρ摻雜多晶矽562 及Ρ型區域368間之歐姆接觸形成井接頭。用於電晶體之接 點係在物件530、532、56〇及562之頂部製成。為減小該等 區域之歐姆接觸且，自#對準石夕化物係形成於標記為 580的多晶矽層之頂部。一替代具體實施例中，電晶體之 終端的接點係直接用於多晶石夕。 a代具體實施{列中，ϋ由石夕冑合金之蠢晶沉積形成石夕 基板之頂部表面，其係、適當摻雜以形成通道及閘極，如圖 6所示。該結構係建立於具有絕緣區域320之井310内。此 具^施例之示範性特徵係㈣ET之通道形成於妙錯合金 之磊晶沉積層上，其被標記為物件670。矽鍺合金之遷移 117057.doc -18- 200805882
率遠高於矽，其增加了 JFET之性能，特別係在高頻下。於 晶圓上形成絕緣結構後，將此磊晶層沉積於電晶體上。此 具體實施例中，可選擇性地將磊晶層沉積於欲形成通道之 島狀體上。在一步驟中沉積用於nJFET之通道的磊晶層， 並在下一步驟中沉積用於pJFET之通道的磊晶層。另一具 體實施例中，在形成絕緣結構前將磊晶層沉積於晶圓上。 另一具體實施例中，藉由應變矽鍺合金形成通道區域。另 一具體實施例教導使用矽鍺碳以建立JFET之通道區域。術 語石夕鍺合金及應變合金係熟習技術人士所熟知的。石夕鍺合 金係藉由將矽及鍺原子之混合物磊晶沉積於矽基板上而形 成。JFET之剩餘結構與圖5内所顯示之結構相似。藉由外 部摻雜，例如離子植入，控制磊晶沉積通道之摻雜。或 者’在沉積期間精由特定方法換雜蠢晶沉積材料^例如原 子層磊晶及類似技術。磊晶沉積步驟亦適用於圖3及4内所 示的JFET結構。 另一具體實施例如圖7所示，包含使用高帶隙材料，例 如碳化矽或碳化矽鍺，以形成閘極接觸區域744。此特徵 之實施係為了增加形成於閘極640至通道650接面處的p-n 接面之阻障高度。閘極區域640附近之閘極接觸區域744的 高帶隙材料有效地增加了形成於閘極640至通道650接面處 的p-n接面之阻障高度。較高閘極至通道接面内建電位減 小了橫跨接面之飽和電流，並可增加最大電壓，其可應用 於閘極至通道二極體以對其施以正向偏壓，而不會造成大 量閘極電流流經二極體。由於閘極上最大電壓等於反相器 117057.doc -19- 200805882 之電源供應電壓，可獲得較 曰#夕€說& ’原供應電壓，從而增加電 曰日體之驅動強度並產生反 杏# ^ 為之孝乂快切換。如用於此具體 實施例之圖7所示，使用多曰 ^ ν π # + j 夕日日矽妷化物材料替代多晶矽， 以形成電極。使用高帶隙姑钮 日感 f隙材枓，例如多晶矽碳化物，在電 曰曰體之開啟狀態期間對閘極 以 極體鉍以微弱正向偏 垄夺減小了閘極接面之洩漏電^ ^ ^ ^ ^ ^ ^ ^ ^ //IL 各種碳化矽相位可用於 此目的’即3(：、概阳。另外，各種其他電極材料可用
於形成採时基板之整流接面，包括♦•鍺·碳之三元人 金’以及各種其他化合物半導體，例如鍺例化物-磷:匕 物^一替代具體實施例中，例如將碳切材料以及蟲晶沉 積高遷移率材料（例如石夕•錯）同時用於閘極。沉積期間改 變閘極材料之組成物。用於源極、没極、閘極及井接頭之 電極延伸物（標記為730、732、744及752)由高帶隙半導體 材料製成’例如碳化石夕。將自行對準導電層形成於該等電 極之頂部，並標記為750 ^適當地摻雜多晶體半導電材 料，如先前段落中所述。電晶體之其他組件保持與圖6中 所述之nJFET結構相似。 一示範性具體實施例教導在石夕表面附近使用碳化石夕舞， 其深度範圍從ίο A至1〇〇〇 A，然後沉積深度為10入至25⑽ A的多晶石夕。改變多晶體層之組成物，以促進钱刻租序之 精確監視，其中較快地餘刻多晶體材料，直至偵測到伊二己 該層底部之組成物，然後以選擇性時刻程序緩慢餘刻，直 至蝕刻全部多晶體材料。使用多晶矽碳化物之製程的詳細 說明將在本文件以下部分中予以說明。 117057.doc -20- 200805882 來以圖9中之流程圖說明建立如圖5所示的互補 吓1^結構之示範性而非限制性方法。圖10至2〇中進-步說 月",L程圖中之各步驟。圖W中說明步驟905。圖11中說明 y驟10圖12中說明步驟915。圖13中說明步驟92〇及 圖14中說明步驟930。圖15中說明步驟935。圖16中 兒月v驟940。圖π中說明步驟95〇。圖18中說明步驟 955圖19中說明步驟960。圖20中說明步驟965。 图1 〇 員示在製造期間，完成初步步驟以實現各種區域之 絕緣後的半導體基板之斷面圖，#中藉由㈣、熱氧化及 二氧化矽沉積之組合形成主動裝置。區域1〇〇1至1〇〇5代表 藉由钱刻、沉積及熱生長組合以絕緣材料填充之區域，其 包合（例如由以下各物組成）氧化矽及氮化物。用於該等區 域之形成的程序細節對熟習技術人士係熟知的，並且不在 本揭示内容之範圍内。區域1〇11至1〇14代表在隨後步驟中 形成主動電晶體的區域。 圖11顯示藉由在區域1101及1102中以適當雜質摻雜作用 區域形成η井及p井。對於區域11〇2内之n井，植入磷或砷 原子。植入物之摻雜位準在xl〇i4/cm2間 變化。植入能量在10 KeV與400 KeV間變化。對於區域 1101内之p井，藉由離子植入引入硼，劑量在1.〇 xl0"/cm2 與1·0 xl014/cm2間變化，植入能量在10 KeV與400 KeV間 變化。可使用多種植入物，以實現期望的雜質摻雜輪廓。 為了選擇性地以η型及ρ型雜質植入區域，使用光阻遮罩完 成植入，以屏蔽並未設計成接收植入物之區域。在絕緣區 117057.doc -21- 200805882 域1001至1005下完成額外删植入’以増加氧化物下方區域 内的摻雜，並防止兩個鄰接η井間的任何洩漏。對晶圓執 行熱處理，以實現期望的雜質摻雜輪廓 圖12a及12b分別顯示用於nJFET之通道區域12〇2及用於 pJFET之通道區域1222的形成。使用光阻遮罩藉由選擇性 植入形成通道區域。對於nJFET，藉由離子植入以η型摻雜 物形成通道，例如砷、磷或銻，植入物劑量為2〇 xl〇n/Cm2 至 1.0 xl〇14/cm2，植入物能量在 ml〇〇 ^^之 間，如圖12a内的區域1202所示。圖式中還顯示覆蓋欲阻 擋η通道植入物之區域的光阻121〇。圖12b内之區域1222係 採用p型雜質植入，例如硼、銦或鉈，以形成pjFET之通 道。一替代具體實施例中，藉由電漿浸潰摻雜形成通道區 域。或者，藉由通道區域之磊晶生長形成通道，其由矽、 矽鍺一元合金或矽-鍺_碳三元合金組成。藉由用於η通道 及Ρ通道之通道區域的選擇性磊晶生長形成磊晶區域之變 更也包含在本文内，以及用於nJFET及pJFET之通道區域 的單/儿積，其後跟選擇性摻雜。另一具體實施例涵蓋在 /儿積期間藉由原子層磊晶等方法摻雜通道區域的實例。 接下來，在整個晶圓上沉積多晶矽層，如圖13所示。沉 積於B曰圓上之多晶矽厚度在loo A與10,000 A間變化。選 擇性地摻雜多晶以使闕為遮罩之光阻形成最終會成 為JFET之源極、汲極、閘極及井接點的區域。為簡化起 見此處省略了微影蝕刻程序之細節。如1300内所示，採 用冋度蝴植入摻雜標記為13 10之區域，其劑量範圍從 117057.doc -22- 200805882 lxl013/cm2至lxl〇16/cm2。將其設計成用作n-JFET之井區域 的接點。區域13 14係設計成用作n-jFET之閘極接點。其係 高度摻雜之p型，參數類似於區域131〇之參數。區域1312 及13 16係以η型摻雜物（填、珅及銻）加以高度摻雜，劑量範 圍在 lxl013/cm2與 lxl016/cm2之間。 p-JFET係採用分別用作源極及汲極接點（p型）之區域 1324及1320形成，區域1322作為閘極（n型），而區域1326作 為用於井接頭之接點（η型）。採用較高硼原子濃度摻雜區域 1320及1324，劑量範圍在ixi〇13/cm2與lxl〇i6/cm2之間，並 且將其設計成分別用作pJFET之源極及汲極接點。同樣， 區域1322及1326係高度摻雜之η型，並且係設計成用作 pJFET之閘極及井接點。一替代具體實施例中，在執行離 子植入前將氧化物層沉積於多晶矽層之頂部。此層厚度在 20 A與500 A間變化。另一具體實施例中，在離子植入前 在多晶石夕頂部沉積氧化物層及氮化物層，氧化物膜及氮化 物膜之厚度在ίο A與500 A間變化。 圖14顯示矽晶圓之斷面，其具有摻雜有雜質之多晶矽層 以及多晶矽層頂部之保護層1410。具有植入各種區域之雜 質的多晶矽層係用作將該等雜質間接擴散至矽内以形成源 極、汲極及閘極接面以及用於井之歐姆連接的源極。區域 1422及1426係nJFET之源極及汲極區域，其係從多晶矽區 域1312及1316擴散。區域1424係η型通道。將標記為1428 之閘極區域從ρ摻雜多晶矽擴散至矽内。區域142〇係藉由 從多晶矽區域13 10擴散而形成於矽内的ρ型區域（井接頭）， 117057.doc -23- 200805882 並對包含nIFERp井形成歐姆接觸。_，藉由作為源極 之區域1434、作為通道之1432、作為汲極之區域1430、作 為井接點之區域1436及作為p贿之閘極區域的區域⑽ 形成砍内之pIFET接點。-替代具體實施例中，執行多晶 石夕内η型及P型摻雜物之多次離子植入，而植入物劑量及能 量有變化，以形成井接點、源極、汲極及閘極區域。 將JFET之各種區域擴散至矽内後，發生閘極圖案化程 序。使用光學微影程序，在晶圓上塗布—層防反射塗層， 然後係一光阻層。該等層之厚度取決於光阻之選擇，如熟 習技術人士所熟知的。曝露光阻層並在光阻内描繪各種終 端’圖15内將其標記為151〇。替代具體實施例包括圖案化 光阻之其他方法，包括壓印微影術及電子束微影術。若使 用光阻層作為遮罩，首先蝕刻多晶矽上方之保護層。接下 來，蝕刻多晶矽層，令溝渠（例如1512)到達多晶矽層之底 部。此步驟將各種終端電性絕緣，如15〇〇内所示。為了圖 案化光阻，使用各種程序，例如光學微影術、浸潰微影 術、壓印微影術、直接寫入電子束微影術、χ射線微影術 或遠紫外線微影。 圖16a係摻雜ρ通道jFEt之閘極與汲極/源極間的連結區 域後之石夕晶圓的斷面。蝕刻多晶矽層後，摻雜高度摻雜之 區域與通道間的區域，以在源極與通道、汲極與通道間形 成低導電率路徑。其稱為連結區域162〇及1622(見圖16a)以 及1652及1654(見圖16b)。圖i6a進一步顯示用於pJFET之 連結區域的形成。此步驟中藉由光阻161〇覆蓋包含^吓^丁 117057.doc -24- 200805882 之晶圓區段，同時使用適當摻雜程序，例如離子植入或電 漿浸潰植入，以摻雜pJFET 1620及1622之連結區域。將連 結區域形成為獨立於相鄰源極及汲極區域接面深度之接面 深度，並設計成在源極/汲極與通道間提供極低電阻率連 接。
圖16a係摻雜η通道JFET之閘極與汲極/源極間的連結區 域後石夕晶圓的斷面。物件1650係覆蓋阻擔植入物之區域的 光阻，該等區域包含pJFET。矽内區域1652及1654係藉由η 型摻雜物之植入形成的連結區域。離子植入後，藉由快速 熱退火程序活化摻雜物。另外執行氧化步驟，溫度範圍在 700C與950C之間，時間範圍在1〇秒與20分鐘之間，以氧 化在蝕刻期間損壞的矽區域。 圖17顯示採用絕緣材料（例如二氧化矽）填充多晶矽區塊 間之間隙，然後使用一方法（例如化學_機械拋光）進行處理 以按與多晶矽層相同之位準提供接近平坦之表面後的晶圓 斷面。藉由使用化學汽相沉積或電漿辅助化學汽相沉積來 沉積二氧化矽在多晶矽區塊間填充絕緣材料的技術廣泛用 於半導體製造。一種此類程序藉由氣體形式之矽烷與氧氣 間的低溫電漿活化反應使用氧化物之沉積。最後移除保護 層1410，以曝露裸多晶矽表面。 圖1 8係在曝露多晶矽表面上形成自行對準矽化物後矽晶 圓之斷面。將一金屬（例如鎳、鈷、鈦、鉑、鈀或其他耐 火金屬）層沉積於多晶矽表面上並執行退火，以便曝露之 多晶矽區域與金屬層形成二元化合物，稱為”金屬矽化 117057.doc -25- 200805882 物’’。金屬矽化物係極高導電率物質。自動清潔多晶矽表 面上沉積之金屬的示範性厚度在50入與1〇〇〇人間。於溫度 在200C與800C間之快速退火爐中加熱晶圓，時間週期在 10秒與3G分鐘間，以選擇性地形成砍化物，其中金屬接觸 石夕或多晶石夕層。金屬層與矽間之反應已發生後，藉由不影 響石夕化物層之化學钱刻程序從晶圓移除額外金屬。使用適 當溶劑選擇性地蝕刻除去未反應之金屬，僅在曝露之矽及 多晶矽區域1 801上留下金屬矽化物。對於鈦及鈷，視需要 以1:0.1至1:10之比率在室溫下使用過氧化氫及氫氧化銨之 混合物，儘官也可使用高於室溫之溫度。因此，在多晶矽 上形成自行對準矽化物層。圖18顯示在多晶矽源極、汲 極、閘極及井接頭終端上形成矽化物後的裝置斷面。此多 曰曰矽層亦用作局部互連，藉此將矽化之η型多晶矽及p型多 晶矽之區域用於完成歐姆接觸。 下一程序步驟由沉積介電（氧化物）層、在氧化物層内蝕 刻接觸孔、开> 成用於源極、汲極、閘極及井接頭終端之接 觸孔以及繼續半導體晶片之形成中所實踐的傳統金屬互連 形成程序組成。圖丨9内顯示介電質沉積及接觸孔蝕刻後的 晶圓斷面。圖20内顯示金屬沉積及蝕刻。 可調適此程序以製作MOS電晶體及JFET。此調適之一應 用係包括晶片上之CMOS相容I/O。接下來說明製作MOS電 晶體之程序。圖21顯示形成用於JFET及MOSFET之η井及p 井後的晶圓斷面。另外完成用於MOSFET之臨界（Vt)調整 植入。此外’亦完成用於JFET之通道區域的形成。在晶圓 117057.doc -26- 200805882 上生長一層閘極介電質（氧化物或氮化氧化物）。除圍繞 MOSFET之閘極的區域外，從晶圓蝕刻除去此氧化物層。 此氧化物層係顯示為物件211 〇。本發明之一替代具體實施 例中，於生長氧化物後立即在閘極介電質頂部沉積一非晶 矽薄層。此非晶層之厚度足以在下一光罩化及蝕刻步驟期 間防止對下部閘極介電質之損壞。此非晶矽層之較佳厚度 在10 A與5000 A之間。本發明之一替代具體實施例中，首 先形成氧化物層，然後形成用於JFET之通道。 接下來’在晶圓上沉積多晶石夕層，如圖22所示。藉由標 記為2220之氧化物保護層覆蓋多晶矽層。採用微影蝕刻界 疋晶圓上之特定區域，則從晶圓選擇性地移除一光阻層， 並採用η型及p型摻雜物植入曝露之區域。此圖式顯示具有 選擇性摻雜之區域的多晶矽層。區域221〇係摻雜之p型， 區域2212係摻雜之n型，區域2214係摻雜之p型，而區域 2216係摻雜。用於摻雜該等區域之參數與圖13内所 述之參數相同。 下一步驟係定義閘極及多晶石夕上剩餘電極界定，如圖23 所示。藉由首先定義光阻層2330内之圖案完成該步驟。接 下來’使用光阻層作為遮罩，蝕刻多晶矽層以界定電極。 區域2310形成NMOS之井接頭，區域2312形成NMOS之源 極，區域2314形成NMOS之閘極，區域2316形成NMOS之 汲極，區域2324形成PMOS之源極，區域2322形成PMOS之 閘極’ &域2320形成PMOS之沒極的沒極區域，區域2326 形成用於PMOS之井接頭。蝕刻多晶矽層後，執行一較短 117057.doc -27- 200805882 氧化週期以在石夕表面上形成氧化物，其厚度在2〇 A與· A之間。執行額外熱循相將摻雜物從㈣、祕及井接 頭區域内的多晶石夕擴散至石夕内，同時控制摻雜物從多晶石夕 至閘極介電質及通道區域内的擴散。 圖24顯示藉由離子植人實現的源極、汲極及通道區域間 的連結之形成。對於NM0S，藉由標記為241〇及2412之11型 摻雜物的離子植入形成汲極與通道及源極與通道間的連 ⑽對於PMOS藉由;[示έ己為2420及M22之p型摻雜物的離 子植入形成源極與通道及汲極與通道間的連結。執行快速 熱退火以活化植入物。晶圓之斷面與圖17内所示者極為相 似。藉由圖17至20内所述之方法處理晶圓。 圖25内顯不用於在相同晶圓上形成JFET& m〇sfet之完 整流程。依此方式製造之M〇s電晶體可具有超過建立1^〇8 電晶體之已知方法的優點，如本文所述： 已知MOS電晶體具有用於分離高度摻雜之源極/汲極區 域與閘極的間隔物。間隔物之尺寸取決於垂直多晶矽尺寸 及其他處理參數，且不可橫向縮放。；^1〇8電晶體之當前具 體實施例使用微影術來分離源極/汲極與閘極區域，使此 結構可橫向縮放。 已知MOS電晶體在間隔物下具有輕度摻雜之源極及汲極 區域，其限制了源極之注入效率，或者可由電晶體控制之 最大電流。MOS電晶體之當前具體實施例使用連結區域作 為源極及沒極接面，其允許單獨控制此區域之摻雜。 已知MOS電晶體具有對稱源極及汲極區域。此具體實施 117057.doc •28- 200805882 J可藉由不對稱地間隔源極及汲極多晶矽接點與閘極而形 成不對稱源極及汲極接面。 已知MOS電晶體對源極/汲極及閘極終端具有變化之接 觸深度；對源極/汲極終端之接觸直接用於矽，同時對閘 極、、、；鳊之接觸係用於多晶矽，其係從源極/汲極接面升 Π3 MOS電晶體之此具體實施例將全部接觸孔餞刻至多晶 石夕’從而保持全部孔之深度相同。 由於淺源極/汲極接面及該等接面頂部之矽化物形成所 引起的限制，已知MOS電晶體折衷了短通道性能。M〇s電 曰曰體之此具體實施例藉由在用於全部接面之多晶矽頂部放 置矽化物移除了此限制。另外，藉由從多晶矽擴散摻雜物 形成矽内淺源極/汲極接面，其係較慢且更可控制之程 序。 此建立JFET及MOSFET之方法使平面表面可在接觸孔蝕 刻前存在。其亦確保移除的多晶矽之數量有限，此對實現 均勻電漿蝕刻可非常重要。熟知的係矽晶圓上多晶矽圖案 之拴度變更影響多晶石夕钕刻速率之變更。此方法種，此問 題可藉由以下事實克服：多晶矽之圖案密度遠高於傳統程 序技術。另外，藉由多晶矽層分離用於各種接面之接點， 其使得形成淺源極及沒極接面極為方便。 圖26至30内進一步說明圖25内之步驟。 圖26顯示形成絕緣區域（2610)、用於形成NMOS電晶體 (標記為2601)之p井及用於形成nJFET(標記為2602)之另一 p 井後的矽晶圓斷面。另外形成用於形成PMOS電晶體及 117057.doc -29- 200805882 pJFET之對應井結構，但為簡化起見此處省略。在用於 MOS電晶體之矽内實行Vt調整植入後，在整個晶圓上實行 閘極氧化，並在晶圓上生長適當厚度之閘極介電層，厚度 範圍在10 A與1〇〇 A之間。此圖式中將其顯示為層262〇。 本發明之替代具體實施例中，採用高介電係數材料形成閘 極介電質，例如矽酸鹽及熟習技術人士所熟知的類似材 料。 圖27顯示已執行以下步驟後的晶圓斷面。首先，藉由濕 式餘刻或適當技術（例如電漿钱刻）從欲形成JFET通道之區 域選擇性地移除閘極介電質。接下來，藉由離子植入形成 JFET通道，標記為物件271〇。形成通道後，在晶圓上沉積 一多晶體材料層。其係標記為2720。 採用適當摻雜物植入JFET及MOS電晶體之閘極電極。 NMOS電晶體及pJFET之閘極區域係以砷、磷或銻高度摻 雜之η型。PMOS及nJFET之閘極電極區域係以p型摻雜物 (即侧）植入。採用範圍為lxl〇H/cml lxl〇16/cm2之較高換 雜物劑里植入閘極電極區域。本發明之一替代具體實施例 包括多個植入步驟，其用於形成崖〇8及11^11電晶體之閘極 電極區域。加熱晶圓以將摻雜物分佈於整個多晶矽層中。 將光罩置於晶圓上，並蝕刻多晶矽層以定義用於電晶體 之閘極電極’如圖28内所示。物件281G形成nm〇s電晶體 之閘極，而物件2820形成nJFET電晶體之閘極電極。採用^ 型多晶矽形成NMOS電晶體之間極，同時採用p型多晶矽形 成nJFET之閘極。定義閉極後，執行短氧化循環以從多晶 117057.doc -30 - 200805882 石夕表面移除損壞。接下來沉積氧化物層及氮化物層並以非 等向性方式加以蝕刻，以形成鄰近閘極電極之間隔物。在 間隔物形成之末端，晶圓斷面顯示兩端被間隔物圍繞之閘 極電極。標記為2830之物件係圍繞閘極之間隔物。此處應 注意，nJFET島狀體（物件2602)上之多晶矽下方無氧化物 層來停止蝕刻。因此，必須極小心地進行多晶矽蝕刻程 序’以免過度蝕刻多晶矽並蝕刻至矽内。本申請案先前部 分已說明防止過度蝕刻多晶矽之程序步驟。 圖29顯示形成用於M0S及JFEt電晶體之源極及汲極區域 後的石夕晶圓斷面。程序步驟由形成用於NMOS電晶體的輕 度摻雜之汲極（Lightly Doped Drain; LDD)區域組成。此 係藉由NMOS區域2601内之η型摻雜物的選擇性離子植入來 元成。此步驟亦採用相反極性（Ρ型）之摻雜物植入來完成， 以防止沒極及源極之空泛區域彼此碰觸，導致稱為"擊穿" 之現象。此步驟稱為”防擊穿"植入。LDD及防擊穿植入係 在晶圓上以範圍較佳的係從垂直至與垂直傾斜6〇%之入射 角度來實行。圖29中將該等區域標記為2910。實行相似程 序以在JFET之通道與源極及汲極區域間建立低電阻區域 (連結）。連結係形成為鄰近JFET之閘極，其係標記為 2920。藉由用於NMOS及nJFET電晶體之η型雜質的離子植 入形成源極及汲極區域。形成NMOS之源極及汲極終端的η 型離子植入係熟知建立程序。對於nJFET，源極及汲極之 摻雜類型與閘極之摻雜類型相反。調整源極及汲極之植入 參數，以確保用於形成該等終端之η型摻雜物不會倒轉閘 117057.doc -31- 200805882 極區域之極性。藉由以η或p型摻雜物植入至1 χ 1 014/cm2至 lxl016/cm2的劑量，將用於JFET之閘極摻雜保持在較高位 準。根據多晶矽厚度選擇植入能量。將JFET之源極及汲極 摻雜保持低於閘極摻雜，以便確保閘極摻雜之反轉不會發 生。NMOS電晶體之源極及汲極區域係分別標記為2950及 2952，而nJFET之源極及汲極區域係分別標記為2954及 2956 °
圖30a顯示形成接觸孔及金屬連接後的矽晶圓之斷面。 形成源極及汲極後，藉由沉積一層金屬，例如鈷、鎳、 鈦、鉑等，發生自行對準矽化物之形成，並加熱晶圓以使 金羼與曝露之矽表面發生反應，從而形成矽化物化合物。 藉由濕式化學蝕刻沖走未使用之金屬。此後在低於600C之 溫度下沉積一氧化物層作為介電層，以覆蓋整個晶圓，如 圖30a内所示。在介電層内蝕刻接觸孔3010。在晶圓上沉 積單一層或多層内之金屬合金，並藉由微影触刻程序加以 圖案化，然後從顯示為物件3020之電晶體蝕刻金屬層以形 成互連。圖30b内顯示NMOS及nJFET之佈局。將NMOS電 晶體之源極、汲極及閘極區域標記為3051及3050及3054。 其個別接觸孔係標記為3060、3061及3064。同樣，將 nJFET之源極、汲極及閘極區域標記為物件3052、3053及 3055，而將其接觸孔分別標記為3062、3063及3065。 示範性具體實施例提供本文所述的眾多優點。例如，可 根據示範性具體實施例實現與MOS之相容性。以下顯示 NFET及NMOS之示範性比較。此係基於用於MOS的10 A之 117057.doc -32- 200805882 Τοχ，以及用於JFET 的 720 A之 Tdepletion(採用 lxl018/cm2 之 對應通道摻雜）。此產生輸入電容及相關性能規格的顯著 變化，如表1所示。 表1
NFET NMOS Ldrawn 45nm 45 Ion (uA/um) 280 500 C* (fF) 0.06 1.5 CV/I** (pS) 0.27 3.1 V2CY2 (W) 8.10E-18 7.77E-16 閘極區域可具有從閘極電極區域摻雜的雜質濃度。 與製造MOS結構相比，可採用更少處理步驟製造JFET結 構。除閘極介電質之消除外，可藉由從多晶石夕擴散摻雜物 製造JFET内之閘極。使用單一關鍵遮罩步驟及簡化的接觸 孔蝕刻程序（即降至相同位準），可減小程序複雜性。另 外，針對CMOS開發之電子遷移率增強技術（例如應變晶 格）可應用於本文所揭示之JFET裝置。 示範性具體實施例中，應用第二電壓期間，空泛層之厚 度可在大約100 A至大約3000 A之間。閘極區域可具有大 約45 nm之線寬。 示範性具體實施例中，可將第一 JFET配置成鄰近第二 JFET，其中第一 JFET之通道區域係η型，第二JFET之通道 區域係β型。圖3 1係示範性互補FET(CFET)，其係從先前 說明的兩個相鄰JFET裝置製造並具體化於圖3b及5中。圖 3 1說明兩個相鄰JFET裝置，一個具有η型通道，另一個具 有ρ型通道。 117057.doc -33- 200805882 各種裝置目前使用CMOS技術，例如靜態邏輯閘極、動 態邏輯閘極、通過邏輯閘極及記憶體。該等裝置可藉由併 入本文所述之JFET技術來製造。可將JFET併入任何數目 之電路及/或裝置，其包括但不限於記憶體裝置，例如 SRAM 〇
圖3 4顯示等效電路，其用於模型化與使用如Stanford University 1986 年 Η·Β. Bakoglu 博士論文第 43 至 46 頁所述 的JFET電晶體配置之示範性轉發器插入相關聯的傳播延 遲。 一般而言，與其CMOS類似物相比，具有較低接面電容 之JFET裝置可減小傳播延遲。傳播延遲心可從以下表達式 計算： rr, j rrs ,C int , . R int .C illt
Td = k[23—(——+ /zC〇) + ——(——+ 23hCo)] h k k k 藉由設定dTd/h=0及dTd/dk=0，得出：
Td = 7·6」(RoR int CoC int) €1 或
Td = Const.^fRoCo 換言之，用於CFET之值呈現大約+倍的下降，或 者大約三倍的傳播延遲降低。 圖35及36說明以秒為單位之傳播延遲，其與線段數目 ' A:、及用於CFET及CMOS裝置之緩衝器區段呈函數關係。 另外，假定： k | i? int* C int 一 ί Ro*Co 117057.doc -34- 200805882 I Ro * C int =V i?int*C〇 功率= XCimF^2+免 */?*X*C〇*F^ 藉由將用於A:及/2之表達式代入說明功率之表達式，得出··
功率=X * Cht* + X * Cint* iV
因此，在（及/z之最佳值下，功率僅與c—呈函數關係。換 言之，功率無關於C。。上述表達式亦在Stanford University 1986年 Η·Β. Bakoglu博士 論文第 43 至 46 頁中予 以說明，其以提及方式整體併入本文中。 下表說明CFET裝置之示範性參數對用於示範性圖34轉 發器之CMOS裝置的參數： 45 nm技術節點 CFET CMOS 整體線路線寬(cm) 1 1 Rint (Ω) 1.11E+04 1.11E+04 Cint (pF) 1.57E-12 1.57E-12 RO :驅動器電阻(Ω-μπι) 5.38E+02 3.14E+02 CO :驅動器輸入電容 (F/μιη) 6.48E-17 1.55E-15 h:最佳緩衝器寬度(μπι) 34.3 5.3 k:最佳區段數目 466.8 124.8 VDD (V) 0.5 1 替代具體實施例中，其中將複數個JFET裝置配置於轉發 器鏈中，傳播延遲與轉發器鏈内裝置數目成反比。一範例 中，傳播延遲可小於20奈秒。此一特徵在圖35曲線圖中予 以說明。 本文所述之JFET裝置的替代具體實施例中，通道區域可 117057.doc -35- 200805882 包括至少一個應變材料層。例如，應變材料可為應變矽。 半導體基板可由Si、GaAs、InP或任何III-V材料中的至 少一種形成。 本文所述之NFET裝置的一優點係與其nmOS類似物相比 知以減小之洩漏電流，如圖37及38所說明。總洩漏電流係 以下成分之和：次臨界電流、閘極電流（4)及接面穿 隧電流（/〇。
例如’本文所述之電晶體可適用於下一代電話/ρ〇 A手 機’其具有如下之示範性規袼： •功率=0.1W(閒置）/5W (作用） •晶片面積=1 cm2 •閘極計數=1 〇 〇 Μ •時脈=1 GHz • 10%閘極隨時作用
•每一閘極之功率=500 nW
• 50%功率作為有效功率得以消耗 •有效功率=250 nWdACVZ 具有CMOS裝置之手機的製造包含以下示範性特徵： Vdd=1.0 V、C = 0.5 fF/閘極且 Cgate==l5 £ρ/μπ1(最新技術）。 相比之下，具有CFET之手機的示範性製造可採用以下示 範性特徵來實施：Vdd二0.5 V、〇2·〇 fF/閘極且Cgate=0.06 fF/μιη(最新技術）。 下文說明下一代手機之示範性參數： •晶片面積=1 cm2 117057.doc -36- 200805882 •閘極計數= 100 Μ •時脈= lGHz • 10 %閘極隨時作用 -有效功率=〗/2CV2*fN«a，其中f為時脈頻率，N為閘 極總數’ a為活動因數 • Ctotal/ 閘極=3 ·οο+8·Η·(ΰηΐ -Η為早元南度（=2〇F，特徵大小） -C。為輸入閘極電容 -Cint為線路電容/微米（0.15fF/pm) 採用本文所述之JFET電晶體配置的1〇〇M閘極可佔據 lcm2 ’其中1閘極佔據i um2，特徵大小=〇 〇45⑽且單元 高度H=22F。應用該等參數，Vdd=1 Q v、‘mg仔之 ⑽S晶片消耗24·〇 W之功率。相比之下’如本文所述之 Vdd=〇.5 V、（^4.63 fp的肌丁晶片消耗2 〇臀之功率， 或呈現十倍的功㈣耗下降。此有㈣徵可產生較低功率 消耗及較低晶片/封裝溫度效應，以及較低洩漏。 如圖39及40所㈣，對於c_裝置，主要焦點在於針 對性能製造裝置同時最小化面積，而非功率消耗。然而， JFET裝置之主要焦點包括低 -力丰/肖耗，同時仍集中於性能 及面積最小化。 热習技術人士應明白，本菸 丰I月了扣其他特定形式具體 化，而不背離其精神或基 文因此本文揭示之具體實 加例在各方面係視為說明性 非限制。本發明之範圍由隨 附申請專利範圍而非前沭筇 非則述說明指不，本發明包含申請專利 117057*doc • 37 - 200805882 範圍之同等意義及範圍的所有變更。 【圖式簡單說明】 藉由參考附圖中說明的具體實施例，可獲得實現上述特 徵、優點及目的並瞭解其細節之方式，以及對簡要概述内 容之更特定說明。 然而應注意，附圖僅說明示範性具體實施例，因此不應 視為限制性，熟習技術人士自會明白其他同樣有效之具體 實施例。
圖1係說明互補JFET反相器之圖式。 圖2a係具有聯結至源極之井的互補JFET反相器之圖式。 圖2b係具有聯結至閘極之井的互補JFET反相器之圖式。 圖2c係具有聯結至外部觸點之井的互補JFET反相器之圖 式。 圖3a係JFET之佈局圖式。 圖3b係對應圖3a之多閘極JFET的斷面圖。 圖3 c係顯示穿過閘極及通道之JFET的摻雜輪廓的曲線 圖。 圖4係與傳統MOSFET類似之多閘極JFET的斷面。 圖5係多閘極平面JFET之斷面，其全部接點係透過多晶 矽製成。 圖6係多閘極平面JFET之斷面，其具有磊晶生長之通道 區域。 圖7係多閘極平面JFET之斷面，其具有磊晶生長之通道 區域及包含碳、矽及鍺之多晶半導體合金閘極。 117057.doc -38 - 200805882 圖8係傳統η通道JFET之斷面。 圖9係建立如圖5所示之互補JFET結構的流程圖。該流程 圖之各步驟在圖10至20中進一步予以說明。 圖1 〇係形成絕緣區域後之矽晶圓的斷面。 圖11係形成η井及p井後之矽晶圓的斷面。 圖12a係形成nJFET之通道區域後的矽晶圓之斷面。 圖12b係形成pJFET之通道區域後的矽晶圓之斷面。
圖13係多晶矽沉積及多晶矽之選擇性摻雜後的矽晶圓之 斷面。 圖14係在多晶矽層上沉積保護性塗層後的矽晶圓之斷 面。 圖1 5係藉由光微影及餘刻定義多晶石夕後的石夕晶圓之斷 面。 圖16a係摻雜p通道jFET之閘極與汲極/源極間的連結區 域後之矽晶圓的斷面。 圖16a係摻雜η通道JFET之閘極與沒極/源極間的連結區 域後石夕晶圓的斷面。 圖17係填充多晶矽結構間之空白空間並實行平坦化後石夕 晶圓之斷面。 圖18係在曝露多晶矽表面上形成自行對準矽化物後矽晶 圓之斷面。 圖19係在多晶矽上沉積介電層並隨後蝕刻接觸孔後石夕晶 圓之斷面。 圖20係金屬沉積及定義後的矽晶圓之斷面。 117057.doc -39- 200805882 圖21至24說明MOS電晶體之形成，其使用從圖9調適之 程序。 圖21顯示形成絕緣區域、井結構、臨界植入物及閘極介 電質後矽晶圓之斷面。除圍繞MOS閘極區域的區域外，該 閘極介電質係從晶圓生長並餘刻。 圖22顯示多晶矽沉積、多晶矽摻雜及在多晶矽頂部形成 保護層後矽晶圓之斷面。
圖23顯示多晶矽定義後的矽晶圓之斷面。 圖24顯示藉由離子植入在閘極與源極/汲極間形成連結 區域後矽晶圓之斷面。 圖25顯示用於在相同晶圓上形成JFET及MOSFET之完整 流程。各步驟在圖26至30中進一步予以說明。 圖26顯示形成η井及p井後的石夕晶圓之斷面。 圖27顯示形成用於JFET之通道後的矽晶圓之斷面。 圖28顯示形成用於MOS之通道後的矽晶圓之斷面。 圖29顯示形成用於MOS及JFET之源極及汲極區域後的石夕 晶圓之斷面。 圖30a顯示形成接觸孔及金屬連接後的石夕晶圓之斷面。 圖3Ob顯示形成接觸孔及金屬連接後的NMOS及nJFET之 佈局。 圖31顯示示範性互補多FET或CFET。 圖3 4顯示與使用依據本文所述之示範性具體實施例的電 晶體配置之示範性轉發器插入相關聯的示範性傳播延遲。
圖3 5顯示與根據示範性具體實施例配置之示範性CFET 117057.doc -40- 200805882 對CMOS相關聯的示範性延遲與功率比較。 圖36顯示用於CFET對CMOS對缓衝器區段（寬度）之示範 性延遲傳播。 、圖37顯示JFET對MOS之示範性比較次臨界傳導。 圖3 8a及3 8b顯示NFET(圖3 8a)對NMOS(圖3 8b)内之閘極 電流的比較。
圖39顯示與CMOS相關聯之優值的示範性圖式，而圖40 顯示與根據本文所述之示範性具體實施例配置的電晶體相 關聯之優值的示範性圖式。 【主要元件符號說明】 310 P井 315 矽區域 320 絕緣區域 330 源極 340 汲極 350 物件 368 井接頭 370 閘極 371 接點 372 接點 373 接點 374 接點 375 閘極 381 曲線 117057.doc -41 - 200805882 382 383 3 84 385 386 387 420 線線線 曲曲曲 430 蠡
440 450 520 522 524 526 530
540 550 560 580 640 650 730 732 閘極至通道接面 通道至井接面 井至整體區域接面 源極區域 汲極區域 閘極區域 通道區域 高度η摻雜區域 局度η換雜區域 η型區域 η型區域 高度η型多晶矽摻雜區域 高度η型多晶矽摻雜區域 Ρ型閘極區域 通道 Ρ型多晶碎 多晶矽層 閘極 通道 電極延伸物 電極延伸物 117057.doc -42- 200805882
744 閘極接觸區域 744 電極延伸物 75 0 自行對準導電層 752 電極延伸物 810 η型基板 815 ρ井區域 820 主體 832 源極 834 汲極 836 閘極區域 838 通道 840 接點 841 接點 842 接點 850 最小接觸孔尺寸 85 5 閘極長度 861 汲極區域 862 源極區域 1001 絕緣區域 1005 絕緣區域 1011 區域 1014 區域 1101 區域 1102 區域 -43 · 117057.doc 200805882
1202 通道區域 1210 光阻 1222 通道區域 1310 區域 1312 多晶砍區域 1314 區域 1316 多晶梦區域 1320 區域 1322 區域 1324 區域 1326 區域 1410 保護層 1422 區域 1424 區域 1426 區域 1428 閘極區域 1430 區域 1432 區域 1434 區域 1436 區域 1438 區域 1512 溝渠 1610 光阻 1620 連結區域 117057.doc -44- 200805882 1622 連結區域 、 1650 光阻 1652 連結區域 1654 速結區域 1801 多晶碎區域 2210 區域 2212 區域 2214 區域 2216 區域 2320 區域 2322 區域 2324 區域 2326 區域 2330 光阻層 2410 η型摻雜物 2412 η型摻雜物 2420 Ρ型摻雜物 2422 ρ型摻雜物 2601 NMOS電晶體 2602 nJFET島狀體 2610 絕緣區域 2620 層 2710 JFET通道 2720 多晶體材料層 -45- 117057.doc 200805882 2810 閘極 2820 閘極電極 2830 間隔物 2950 源極區域 2952 沒極區域 2954 源極區域 2956 >及極區域 3010 接觸孔 3020 電晶體 3050 汲極區域 305 1 源極區域 3052 源極區域 3053 >及極區域 3054 閘極區域 3055 閘極區域 3060 接觸孔 3061 接觸孔 3062 接觸孔 3063 接觸孔 3064 接觸孔 3065 接觸孔 FT1 電晶體 FT2 電晶體 -46- 117057.doc

Claims (1)

  1. 200805882 十、申請專利範圍： 1. 一種使用具有一較小線寬之一對互補接面場效電晶體 (CJFET)的一反相器之方法，該方法包含以下步驟： 使該CJFET反相器之一輸入電容小於相似線寬之一 CMOS反相器的對應輸入電容； 於小於橫跨一正向偏壓二極體之電壓下降的一值在一 電源供應下操作；
    具有相較於該CMOS反相器之一減小切換功率；以及 具有用於該CJFET反相器之一傳播延遲，其至少可比 該CMOS反相器之對應延遲。 2. 如請求項1之方法，其中與該CMOS反相器相比，該 CJFET反相器較少經受各種電性劣化機制。 3. 如請求項2之方法，其中該各種電性劣化機制包含一閘 極氧化物劣化。 4. 如請求項2之方法，其十該各種電性劣化機制包含一靜 電放電現象。 5. 如請求項1之方法，其中該較小線寬小於100 nm。 6. 如請求項1之方法，其中該較小線寬小於45 nm。 7·如請求項6之方法，其中該CJFET反相器與採用傳統閘極 介電質建立之該CMOS的該對應閘極電流相比具有一較 小閘極電流。 8. 如請求項7之方法，其中該較小CJFET閘極電流低於該對 應CMOS電流十倍以上。 9. 如請求項1之方法，其中該電源供應係大約0.5伏特或更 117057.doc 200805882 低。 10·如#求項1之方法’其中該傳播延遲至少可比該⑽⑽反 相器之該對應延遲。 U.如請求項1之方法，其中該CJFET反相器進一步包含一第 接面％效電晶體（JFET1)，其在該相同半導體基板内鄰 近一第二接面場效電晶體（JFET2)，其中·· 該JFET1具有一 n型通道區域，而該JFET2具有一 p型通 道區域。 如明求項11之方法，其中將該jFET1B成於一 p型井區域 内’以及將該JFET2形成於一 n型井區域内。 13·如請求項12之方法，其中將該等p型及11型井區域嵌入該 相同半導體基板。 14·如請求項13之方法，其中將該11型井區域進一步嵌入該p 型井區域内。 15·如請求項14之方法，其中該吓£1^及該JFET2各進一步包 • 含位於該等對應JFET電晶體之該等適當源極與汲極區域 間的一閘極區域；並且將全部井、閘極、源極及汲極區 域嵌入該相同半導體基板内。 117057.doc
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