TW200529370A - Efficient use of wafer area with device under the pad approach - Google Patents

Description

200529370 籲 _ 九、發明說明： 【發明所屬之技術領域】 • 本發明之具體實施例係有關半導體裝置設計之領域。 .更特別的是，本發明之具體實施例係有關以墊下裝置提供 晶圓區域更有效的使用。 【先前技術】 半導體電路設計與製造技術的發展已成就極複雜又密 集且運作於低電壓的裳置，W如快閃記憶體、積體電路、 與邏輯電路以及其他裝置。由於尺度縮放（seaHng)係設計 複雜又搶集的半導體晶片所固有，因此有效使用可用的石夕 面積（silicon area)而不犧牲效能或劣化物理特性成為一 項重要的考量。 有些日日日片與晶圓之設計係加上—墊區（咖咖）。該 :通常是在積體電路與外部電路或系統之間可建立的界 =:二片與外部電路且/或系統之間的界面可包含 2 ::界面’柄對於内部電路該塾區通常是寬大的。因 此，该墊區明顯佔用不少晶片的石夕面積。 、先進的!夬閃§己憶體為例，該墊區 凡的典型記憶體扇區一半以上的—… 位 丁从丄的面積。一並刑執 為80微米χ 微米受 /、 、、力 财认士 * y、 口而復皿的面積為6, 400平方杩半 對於有數個墊的日ΰ 力U十、。 , 曰片，例如蚝例的快閃記憶體晶片有4Π

個墊，則執F %变# , ^ a ^ ^ 4U 、°°復盍的矽面積變為相當顯著。例士 ^ 的快閃記憶體晶片上有4〇個塾，Α ^如，乾例 芏各復盍6, 400平方微米， 92745 200529370 則總共覆蓋5(U平方微“上时基板。 部電係與晶片内的其他電路隔開。塾與晶片内 ===利於針測、接合、娜，且使該塾區也 隔開後:、二=電釋放(ESD)的潛在有害效應。與塾 方。第二 1〇 + V肢、構10之佈局。半導體裝置 1人内部電路12的主動|詈〔十. . 被隔開的。 力衣置（actlve devlce)是 不過，隨著晶片尺寸與工作電屋的縮降，塾區所 Γ夕㈣之㈣性職得㈣愈大。該墊通常有數層金ί 二=一層用於接合、針測、與封裝，下方的數個金 屬層通吊疋用來導引塾訊號在晶片的内部電路與例如外部 乐統之間的進出。最底下的金屬層則直接連接於包含晶片 在典型的墊下方之基板内沒有主動裝置。 鲁、、、由於晶片被設計成愈來愈密集、複雜且由於工作電壓 減乂以致想要更有效地使时。本發明之具體實施例可 更有效地使用石夕面積。在本發明之一具體實施例中，數個 包含快閃或S_記憶體、積體電路、或其類似物的晶粒之 +導體結構（例如晶圓片）係加上主動裝置於墊區下方。1 半導體結構之元件則可執行記憶功能、邏輯功能、或其: 功能。 祕—茲揭示一種墊區下有主動裝置之半導體結構。在—具 貫施例中，半導體結構係具有墊區與配置於該墊區下方 92745 6 200529370 -的主動裝置。該主動裝置可為例如，電晶體或電路。該主 動裒置可為該半導體結構數個裝置中之一個，該半導體結 可匕3個至少部份以該墊區為界之非墊區（non-pad) • /、另配置於该非墊區内之主動裝置。在一具體實施例 中，該等數個裝置係執行類似之功能。 〜在-具體實施例中，該墊區係包含基板，其係帶有配 方、/、上方之第一金屬層且有第二金屬層配置於該第一金 麄屬f下方。"玄主動裝置（aCtive COmponent)係經配置成在 該第二金屬層的下方。在一具體實施例中，該半導體結構 =有配置於第一與第二金屬層之間的介電層與配置於該介 電層内的導通孔（via)，該介電層係使該第一與第二金屬層 兩者電氣性搞合。-導通孔則連接至該主動裳置。可將後 續的金屬層配置成在該第一與第二金屬層之間。 ^ 一具體實施例係提供一種半導體結構用之墊區裝置， 該半導體結構在金屬層下方具有配置於基板内的主動裝 _置。一具體實施例係提供一種用於製造半導體結構之方 法’該半導體結構包含墊區，該墊區下有主動裝置。 【實施方式】 兹揭示-種墊區下有主動裝置之半導體結構。以下 2明的詳細說明中係提出許多供徹底瞭解本發明之特定細 即。不過，顯然熟諸此藝者可實施本發明而不需該等考士 一 細節或者是等效者。其他的實施例、習知方法、製程= 序、元件:以及電路等不予詳述以免糢糊本發明=點Γ 以下就方法這方面提出本發明具體實施例的部份詳細 92745 7 200529370 *、。 隹’、、、:方法的彳寸疋步驟與順序係揭露於描述這些方法 操作（例如方法60、80、9〇、與100)的各圖中（例如，第e Θ ) 這些步驟與順序僅為範例。本發且 ^ !一他的步~或本文流程圖所描述諸步 驟之變化，且順序可不同於所圖示與描述之順序。 在此主要係以墊區下具有主動裝置的半導體結構說明 本發明。此半導體結構係墊下裝置方式提供晶圓區域有效 使用。在-具體實施例中，半導體結構係具有塾區與配置 於該墊區下方的該半導體結構之主動裝置。藉由加入裝置 方、忒墊區下方，本發明之具體實施例可改善矽面積的使用 有則生、。根據本發明具體實施例製造半導體結構除能提供 經濟效盈，也可改善晶圓可用的個別晶粒之產量。 [示範結構] 第2圖係圖示本發明一具體實施例的半導體結構2〇 之斷面圖。半導體結構20有墊區21，其係與非墊區“毗 # ^非塾區28係至少部份以墊區21為界。半導體結構2〇 有配置於該墊區21下方之主動裝置25。主動裝置託可為 例如電晶體。主動裝置25可為半導體結構2〇的數個元件 中之一個。例如，可將另一裝置29配置於該非墊區28内。 在一具體實施例中，裝置25與29係執行類似的功能。 該墊區21包含基板22。基板22具有配置於其上方的 第一金屬層26。基板22也有第二金屬層23，其係經配置 成在該第一金屬層26的上方。該主動裝置25係經配置成 在該第一金屬層26的下方。在一具體實施例中，該半導體 92745 8 200529370 .結構20也有介電層24, i 第二金屬層26之間。/ 屬層23與 ^ ^ 在一具體實施例中，導通孔27係經 •配置成在该介電層％ 篮第一全屬厗？r V通孔27係使該第一金屬層23 •〆、乐一孟屬層26兩去缔士人 ^ 通孔27係連接至4=耗合。在一具體實施例中，導 屯气當^"動衣置。隨後的金屬層也可被配置成 在该弟-金屬層23與第二金屬層26之間。 在一具體貫施例中，其j 9 9 4人a . 中，該介帝声？4後昆土板22匕S矽。在一具體實施例 > % 層間介電質（⑽且可包含材料，例如 含任_:料:包及= 鎢、或任何其他導電全屬 、、’5紹、金、銀、 ♦ 屬、或其他的導電材料，尤1 Η加 如複晶矽（P0LY)與矽化鎢。 疋例 係根據本發明之—具體實施侧 有主動裝置（例如，電晶俨，带玖^ ^ d下具 半導體結構20之上視圖半似物，等等）的 係以塾區21為界。在一干it 的部份非墊區29 包含快閃記憶體。 ^貫施例中，半導體裝置 在此快閃記憶體中，該墊 微米且半導體裝置2〇 、；广為80微米X 80 範性的具體實作中，可由跡在一示 lnn , y 豆結構20之非墊區29切宝丨ί 1〇Μ固個別的晶粒(例如，個別 29切」 丁古夕4» 0 7, 力展置）且可由該墊區 =多切3個個別的主動裝置。相較於 置的+導體結構，此具體實作可 :動$ 臼刀之3的主動裝置。 92745 9 200529370 - 第4圖係根據本發明之一具體實施例圖示底下有主動 裝置25的墊區400之斷面圖。墊區4〇〇係經配置成在矽基 . 板22的上方，其中係配置主動裝置25。 . 在一具體實施例中，頂部金屬層23係形成墊區40〇 之上表面。在另一具體實施例中，頂部金屬層23的上方可 具有另一材料層，例如塗層，氧化物層，等等。第二全屬 層424係經配置成在該頂部金屬層23 τ方。層間介電層 (ILD)24被配置成在頂部金屬層23與第二金屬層彳以之曰 間。頂部金屬層23與第二金屬層424係藉由導通孔27而 電乳性互連，在-具體實施例中，其係包含複數個個別的 第二金屬層424下方係配置一第三金屬層m。第四 金屬層426係經配置成在第三金屬層4託的下方。層間介 電層（ILD)24係經配置成在第三金屬層仍與第四金曰屬層1 426之間。第三金屬層425與第四金屬層復係藉由導‘ 籲孔27而電氣性互連’在—具體實施例中，其係包含複數個 個別的導通孔。一導通孔27可使第三金屬層425與第二公 屬層424兩者電氣性麵合。 ” 底部金屬層（Ml)26係經配置成在矽基板22上方且在 第四金屬層426下方。在—具體實施例中，可配置任何數 層的額外金屬層於底部金屬層26上方以及於第四金屬層 426下方。可將層間介電層（ILD)24配置於附加的金屬層之 間、附加金屬層中之-層與底部金屬層26且/或心 層426之間，且/或於該第三金屬層425與第二金屬層似 92745 10 200529370 之間。 導通孔27可使該等附加金屬層中之任何一層電氣性 相互輕合且/或可使彼等電氣性耦合於任一其他的全屬 層’例如底部金屬層26、或第四金屬層似。導通孔” 可使底部金屬層26電氣性麵合於配置於其上方之任一全 屬層。導通孔27可使主動裝置25電氣性麵合於任一全屬 層’例如底部金屬層26或配置於其上方之任—金屬層' 第5圖係根據本發明之一具體實施例圖示底下有兩個 =為主動裝置的電晶體598與599的塾區5〇〇之斷面圖。 私晶體598與599均被配置成在塾區5〇〇底下的石夕基板“ 内墊£ 5GG係具有配置於基板22上方的底部（⑴金屬層 Zb ° 電晶體598係包含源極區5〇】與沒極區5〇2 ,經配置 成在基板22的適當摻雜區内。源極區5〇1與沒極區5〇2 係各自藉由-個別的導通孔527電氣性搞合於底部金屬層 (或耦口至另金屬層）。電晶體598也包含可為複晶 夕II(POLY-II)或另—閘極材料之開極5Q3，其係經配置成 在源極區501與閘極區5〇2的上方及其間且在底部金屬層 2 6的下方。 、兒日日體599係包含源極區5〇4與汲極區5〇5，經配置 成在基板22的適當摻雜區内。源極區5〇4與汲極區 口自藉由個別的導通孔527電氣性耦合於底部金屬層 26(或耦合至另一金屬層）。電晶體599也包含可為 POLY II或另一閘極材料之閘極5〇6，其係經配置成在源極 92745 200529370 r 區504與閘極區505的上方及其間且在底部金屬層別的下 方。 ， 在一具體實施例中’頂部金屬層23係形成塾區5〇〇 •之上表面。第二金屬層424係經配置成在頂部金屬層23 的:方。層間介電層（ILD)24係經配置成在頂部金屬層Μ 與第二金屬層424之間。頂部金屬層23與第二金屬層似 係藉由導通孔27而電氣性互連，在—具體實施例中，曰其係 包含複數個個別的導通孔。 • f二金屬層424的下方係配置第三金屬層425。第四 金屬層426係經配置成在第三金屬層仍的下方。層間介 電層u咖系經配置成在第三金屬層425與第四金曰屬層 之間。弟二金屬層425與第四金屬層426係藉由導通 孔”而電氣性互連，在一具體實施例中 個別的導通孔。導通孔27可使第α “复歎 « ^ ^ “了使弟二金屬層425與第二金屬 層424兩者電氣性搞合。 #纟部金屬層（Ml)26係經配置成在石夕基板。上方虚第 四金屬層426下方。在一且妒杏以由 ” t太^八㈤ /、版貝把例中，於底部金屬層26 方：：，屬層426下方可配置任意數量 層。可將層間介電層ΠΪΓΠ9」和$ + 附力八严思/成在附加金屬層之間、 、口 1層中之一層與底部金屬層26且/或第四金屬層 =1’且/或該第三金屬層425與第二 間。導通孔27可#兮笙ιω 4人@ p , 互耦人且〇 二、、°、…中之任何-層電氣性相 二:’或可使彼寺電氣性嫩任—其他的金屬層，例 ϋ蜀層26、或第四金屬層426。導通孔”可使底部 92745 12 200529370 r 結構用之墊區的=製造半導體結構與半導體 術而予以呈I#者你 /、 /可使用本技藝所習知的技 丁乂 /、貝作’從而在此 具體實施例。例如，方、 予免混淆本發明之 成一基板(弟8圖）之步驟81係包含形 術均可用來本，知，且任-可應用的技 ►術實施本發明之具體實施可適當應用任何一習知技 此外5為求鸿日日 驟說明以下所/ 於一示範性順序中的個別步 揭示於本文的夂罔 、彼寺之特疋步驟與順序 法（例如，方法^中7(n例如，第6至10圖）用來描述該等方 驟及順序仍只呈干r:、：？〇、與_之作業，該等步 其他的步驟咬本文、Γ/ 之具體實施例均適合多種 順序可不同圖所招述諸步驟之變體的執行，且 万、所圖不與描述的順序。 [用於製造半導體結構之示範方法] 弟6圖係根據本發一 導體結構用之方法ϋ 4同、” ^例圖示—種製造半 其中設置墊區。在Γ¥ΓΓ方法60由步驟61開始， ms. 62，主動裝置（例如，電晶體）係經 配置士在该墊區的下方，即完成方法6〇。 弟7圖係根據本終明之一呈雕垂_ # / | ^ _ 導體结檨之古i X月 〆、脰貝靶例圖示用於製造半 甘士 σ 去70的流程圖。方法70係由步驟71開於， 其中設置墊區。尤+挪^ H 開女口 在^私72，主動裝置係經配置成在該 92745 13 200529370 的下方。 步驟73中，係設置非墊區，使得該非塾區至少 議為界。步驟74中，係將第二元件(例 ；从 電路、科）配置成在該非墊㈣，即完成方法7G。置、 [用於製造半導體結構用之墊區的示範方法] 第8圖係根據本發明之一具體實施_示用” 導體結構用之墊區的方法8〇之流程圖。 8⑽，其中係形成基板。在步驟δ 仏由步驟 晶體）係經配置成在該基板内。 力衣置（例如電 在步驟83，第一金屬層係經 Μ入屆s a 配置成在該基板的上方。 :“-至屬層，於一具體實施例中， =方的底部⑽金屬層。步驟δ4 = 置成在該第一金屬層的上方，即完成方法8G。 ^圖係根據本發m體實施_ 牛程圖。方法90係由步驟91開始，其二 在該基板内。 〔例如^體）係經配置成 在步驟93，第一全屬馬及γ π Μ —入^ ㈣配置成在該基板的上方。 ::二具體實施例中，•包含配置於該基板 上方的底部（Ml)金屬層。步胛w ^ 成在該第-金屬層的上方。"’$二金屬層係經配置 置二!驟9'，介電層，例如層間介電層⑽），係經配 2 = ::第二金屬層之間。步驟％中，導通孔係經 -成在该以層内藉以使該第—與第二金屬層兩者電氣 92745 14 200529370 性耦合。步驟97中， 該第二金屬層的下方 金屬層，即完成方法 一導通孔係經配置成在該基板内且在 ’藉以使該主動裝置電氣性耦合至一 90 〇 第10圖的流程圖係根據本發明之一具體實施例圖示 製造半導體元件用之墊區的方法.方法100由步驟101 開始’其中係形成基板。步驟102中，主動裝置，例如電 晶體，係經配置成在該基板内。 步驟103中’第—金屬層係經配置成在該基板的上 方在具肢λ施例中，該第一金屬層包含配置於該基板 上方的底部(Ml)金屬層。步驟1〇4中，第二金屬層係經配 置成在該第一金屬層的上方。 在步驟105,隨後一金屬層係經配置成在該第一與第 一至屬層之間’在一具體實施例中，即完成⑽。在另一 /、月丑貝鈿例中，可配置數層介電層藉以電氣性隔開數個金 屬層:在另-具體實施例中，導通孔可經配置成在該介電 層内藉以使金屬層電氣性相互耦合且/或耦合至該主動 置。 、 從而以本發明之具體實施例描述一種以墊下的裝置更 有效使用晶圓區域的方法。儘管已用特定的具體實施例描 述本發明，應瞭解，本發明不應被解釋成是受限於該等具 體實施例，反而是根據以下之申請專利範圍解釋本發明: 【圖式簡單說明】 Λ 為本專利說明書之一部份的附圖係圖解本發明之具體 實施例，且與實施方式一併用來說明本發明之原理。諸: 92745 15 200529370 均不按比例圖示。 f 1圖係圖示一習知半導體結構之上視圖。 ' 乐2圖係根據本發明之一具體實施例圖示於墊區下具 .有主動裝置的半導體結構之斷面圖。 第3圖係根據本發明之一具體實施例圖示於墊區下具 有主動裝置的半導體結構之上視圖。 、 士弟4圖係根據本發明之一具體實施例圖示底下有主動 裝置的墊區之斷面圖。 ·+ *5圖係根據本發明之-具體實施例圖示底下有兩個 電晶體作為主動裝置的墊區之斷面圖。 弟6圖係根據本發明之一具體實施例圖示用於製造半 導體結構之方法的流程圖。 第7圖係根據本發明之一具體實施例圖示用於製造半 導體結構之方法的流程圖。 第8圖係根據本發明之一具體實施例圖示用於製造墊 鲁區之方法的流程圖。 第9圖係根據本發明之一具體實施例圖示用於製造墊 區之方法的流程圖。 第10圖係根據本發明之一具體實施例圖示用於製造 墊區之方法的流程圖。 【主要元件符號說明】 10 半導體裝置 11 墊 12 内部電路 20 半導體結構 21 墊區 22 基板 16 92745 200529370 23 金屬層 24 25 主動裝置 26 27 導通孔 28 .29 裝置 400 424 金屬層 425 426 金屬層 500 501 > 504 源極區 502 、 505 503 閘極 506 _ 527 導通孔 598 、 599 介電層 金屬層 非墊區 墊區 金屬層 墊區 汲極區 閘極 電晶體

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Claims (1)

1. 200529370 十、申請專利範圍： 1· 一種半導體結構（2〇)，包含： 墊區（21);以及 該半導體結構（20)之主動裝置（25)，係經配置成在 该墊區（21)的下方。 2·如申請專利範圍第丨項之半導體結構（2〇)，其中該主動 裝置（25)係包含電晶體。 3. 如申請專利範圍第i項之半導體結構（2〇)，其中該半導 體結構（20)之元件（29)係執行邏輯功能。 4. 如申請專利範圍第丨項之半導體結構（2〇)，其中該半導 體結構（20)之元件（29)係執行記憶功能。 5. 如申請專利範圍第2項之半導體結構（2〇)，其中該主動 裝置（25)係包含第一裝置，該半導體結構（20)更包含： 非墊區（28)，該非墊區至少部份以該墊區（21)為 界；以及

   第二裝置（29)，經配置成在該非墊區（28)内。 如申請專利範圍第5項之半導體結構（2〇)，其中該第一 (25)與該第二裝置（29)係執行類似的功能。 如申請專利範圍第i項之半導體結構（2〇)，其中該塾區 (21)係包含： 基板（2 2 ); 弟一金屬層（26),經配置成在該基板（22)的上方， 其中該主動裝置（25)係經配置成在該第—金屬層（26) 的下方； J8 92745 200529370 # 第二金屬層（23),經配置成在該第一金屬層（26) 的上方。 • 8.如申請專利範圍第7項之半導體結構（2〇)，進一步包 ▲ 含·· 介電層（24)，經配置成在該第一金屬層（26)與該第 二金屬層（23)之間；且 導通孔（27)，經配置成在該介電層（24)内，其中該 導通孔（27)係使該第一金屬層（26)與該第二金屬層（23) • 兩者電氣性耦合。 9·如申請專利範圍第7項之半導體結構（20)，在該第— (26)與该第二金屬層（23)之間更包含一後續的金屬層 (424) 。 。 10· —種半導體結構（2〇)用之墊區裝置（2丨），包含： 基板（2 2); 第一金屬層（26)，經配置成在該基板（22)的上方； 鲁 弟一金屬層（23)’經配置成在該第一金屬層（26) 的上方；以及 主動裝置（25)，其中該主動裝置（25)係經配置成在 該基板（22)内。 92745 19