TW200427034A - Multi-chip package with outer leads and outer contact pads - Google Patents

Multi-chip package with outer leads and outer contact pads Download PDF

Info

Publication number
TW200427034A
TW200427034A TW92114024A TW92114024A TW200427034A TW 200427034 A TW200427034 A TW 200427034A TW 92114024 A TW92114024 A TW 92114024A TW 92114024 A TW92114024 A TW 92114024A TW 200427034 A TW200427034 A TW 200427034A
Authority
TW
Taiwan
Prior art keywords
external
chip
pins
wafer
lead frame
Prior art date
Application number
TW92114024A
Other languages
English (en)
Other versions
TWI226116B (en
Inventor
Hong-Yuan Huang
Original Assignee
Advanced Semiconductor Eng
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Semiconductor Eng filed Critical Advanced Semiconductor Eng
Priority to TW92114024A priority Critical patent/TWI226116B/zh
Publication of TW200427034A publication Critical patent/TW200427034A/zh
Application granted granted Critical
Publication of TWI226116B publication Critical patent/TWI226116B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Lead Frames For Integrated Circuits (AREA)

Description

200427034 五、發明說明（1) 【發明所屬之技術領域】 本發明係有關於一種多晶片封裝構造〔Mult i — Ch ip
Package〕，特別係有關於一種具有外引腳與外接墊之多 晶片封褒構造。 【先前技術】 習知多晶 數個半導體晶 或導線架，並 晶片封裝構造 之設計，如原 封裝構造製造 基板或導線架 連接該第一晶 再堆疊並固定 録線連接該第 置，以製成一 在該些上層銲 夠之支樓，當 時，壓觸壓力 用以連接銲線 置，該承載裝 我國專利 揭不出另一種 構裝單元，第 〕係將複 封裝基板 減少該多 立體堆疊 「多晶片 其係在一 下層銲線 載裝置， 再以上層 該承載裝 係未揭示 邊產生足 邊凸塊 載裝置係 作適當配 基板。 裝置」則 個個別之 並以一封 片封裝構造〔Multi - Chip Package 片固定接合於一晶片承載件上，如 以單一封膠體密封該些晶片，為了 之上板佔用空間，遂有將多個晶片 申請人於我國專利公告第481901號 方法」所揭示之多晶片封裝構造， 之承載裝置上固定第一晶片，再以 片由鎳層與金層構成之凸塊至該承 第一晶片至該第一晶片之正面， 二晶片由鎳層與金層構成之凸塊至 多晶片封裝構造，然而該專利前案 線之形成過程如何對第二晶片之周 打線壓接工具壓觸該第二晶片之周 可能造成晶片之損傷，此外，該承 之導電引線應配合該些晶片之凸塊 置無法沿用習知單晶片封裝之承載 公告第453518號「堆疊式電子構裝 多晶片封裝構造，其係區分為複數 構裝單元係以一基板承載一晶片
200427034 五、發明說明（2) 裝膠體構襞，在該基板之 單元係以一引腳：承體 上該引腳架之外引腳係外露於該封裝膠體且銲 電之外引腳無法作為整個多晶片封 以銲接該些外引腳之連接墊，每一構；m卜：6:出用 增加亦會增加模並且封裝勝體之數量 【發明内容】 塾之ίΓ=之主要目的係、在於提供—種具有外引腳與外接1 線壓模形成之封膠鱧結合-導’ 固定：少：與該電路基板係供個別承載 2 ’以作為該多晶片封裝構造之第一外部連；：趙^ 顯露於該封膠體之外引腳，該外引腳該係i 第Ιΐϊΐ電路基板之外周邊，作為該多晶片封裝構造i —卜邓連接端，達到減少多晶片封裝構造之上板佔 間’且減少該封膠體耗用量之成本降低。 二 t發明之次一目的係在於提供一種具有外引腳與外接崖 定與2片•封裝構造'利用一電路基板與-導線架個別：货 與兮i連接對應之晶片，並以一封膠體結合該電路基板 Y-導線架，並顯露該電路基板之外接墊及 L:、:以構成-具有外引腳與外接塾之多晶片 均進晶片承載元件之通用性以及封裝製程之彈性 發明說明（3) 包含：本外引腳與外接墊之多晶片封裝構造，其 Γ-ΐ: ;ί板、一導線架、i少-第-晶片及至少- 路基板之下表面俦來杰古$虹y表面及一下表面，該電 合於該雷政把A 4、/成有複數個外接墊，該第一晶片係結 基板^外姐轨，之上表面並且電性連接並導通至該電路 1 Hi m 二该導線架係包含有複數個内引腳及複數個 == 玄導線架另包含有-晶片承座，以黏接 :載該第一晶# ’而該第二晶片係結合於該導線架且 ::連接至該導線架之對應内引腳，該封膠體係密封該第 晶片、第二晶片、該些内引腳以及該電路基板之上表 面，以結合該導線架與該電路基板，並且顯露該電路基板 之下表面之該些外接墊及該導線架之該些外引腳，該些外 引腳係由該封膠體之侧邊延伸彎折至該電路基板之外周 邊。 【實施方式】 參閱所附圖式’本發明將列舉以下之實施例說明。 請參閱第1圖，本發明之具有外引腳與外接墊之多晶 片封裝構造100係主要包含有一第一晶片110、一第二晶片 120、一電路基板130、一導線架140及一封膠體170 ,其中 該電路基板1 30係用以承載固定該第一晶片11〇 ,該導線架 140係用以承載固定該第二晶片丨2〇，該封膠體丨7〇係用以 結合該電路基板130與該導線架HO並密封該第一晶片11〇 與該第二晶片120，其詳述如后。 該電路基板130係具有一上表面131及一下表面132，
第7頁 200427034 五、發明說明（4) 該上表面131係形成有複數個内接墊133，該下表面132係 形成有複數個供表面接合之外接墊134〔outer contact pad〕，且該電路基板130係具有適當之線路佈局〈圖未繪 出〉，以連接導通對應之内接墊133與外接墊134，該電路 基板1 3 0係可由玻璃纖維強化樹脂製成之印刷電路板或是 陶瓷電路基板。該第一晶片1 1 〇係固設於該電路基板1 3 〇之 上表面131 ’該第一晶片11〇係具有一主動面ill及一背面 11 2，在本實施例中，該第一晶片11 〇之主動面丨丨1係具有 複數個位於周邊之銲墊113，當該第一晶片11〇之背面112 以熱固性黏膠或膠片黏固於該電路基板130之上表面131之| 後，可利用打線形成之第一銲線1 51電性連接該第一晶片 110之該些銲墊113與該電路基板130之該些内接墊133，由 於本實施例中，該第一晶片11 〇係其主動面丨丨1朝上方^打 線電性連接，較佳地，可在該第一晶片11 〇之主動面11 i另 設置有一介電性間隔材160〔dielectric spacer 〕，如虛 晶片〔dummy die〕、熱固膠層，或者該間隔材160亦可為 一散熱片〔heat sink〕，該間隔材160係具有一高於該些 第'一知線151打線孤南之厚度’以間隔該第'一晶片110與該 第二晶片120並防止該導線架140壓迫損壞該些第一銲線 151 〇 在該第一晶片11 0上方係結合有一導線架1 4 0，該導線 架係包含有複數個内引腳141〔 inner lead〕及複數個外 引腳142〔outer lead〕，較佳地，該導線架140可包含有 一如銅、鐵或其合金等金屬質晶片承座143〔die pad〕，
200427034 五、發明說明（5) 其係與該些内引腳141與外引腳142為相同材質，並且具有 相同一致厚度為較佳，而該第二晶片1 2 〇係黏固於該導、線 架140之晶片承座143，該第二晶片120係具有一主動面121 及一對應之背面1 2 2，於本實施例中，該第二晶片1 2 0之背 面122係黏固於該晶片承座143，以被該晶片承座143所承 載，該間隔材1 6 0又黏貼結合於該晶片承座1 43，以結合該 導線架140與該電路基板130，該第二晶片120之主動面121 係形成有複數個銲墊1 2 3，其係以打線形成之第二銲線1 5 2 電性連接至對應之該些内引腳1 4 1，此外，該導線架之.攔 條〔dam bar〕與外框〈圖未繪出〉係在形成該封膠體丨70 之後已被移除。 請參閱第2圖，其係在結合該導線架140與該電路基板 130之步驟之後，打線電性連接第二晶片120與該導線架 140之步驟，用以形成第二銲線152之打線壓接工具20 〔wire bonding tool〕係熱壓觸在該第二晶片120之銲墊 1 2 3，由於該第二晶片1 2 0係已被該金屬質晶片承座1 4 3有 效剛性支撐，該打線壓接工具2 0之壓觸力量不易造成該第 二晶片之破裂、損傷或翹起，故本發明之多晶片封裝構造 1 00係適用於各式晶片尺寸之多晶片堆疊封裝，其中又以 該第二晶片120尺寸不小於該第一晶片11〇尺寸為較佳。 該封膠體1 7 0係以壓模〔111〇1(1丨11运〕成形，以結合該導 線架140與該電路基板130，該封膠體170係密封第一晶片 110、第二晶片120、該些内引腳141及該電路基板130之上 表面131，並且該電路基板1 30之下表面132係顯霧於該封
第9頁 200427034
:=0，使得該電路基板130之外接塾134呈顯露狀，作 =夕晶片封裝構造100之第一外部導接端，並且該導線 ^ 之外引腳1 4 2係由該封膠體1 7 0之侧邊1 71延伸彎折至 该=，基板13G之外周邊，作為該多晶片封裝構造1〇〇之第 一 °卩導接鳊，该些外引腳142係可與該電路基板13〇呈非 電性導接之關係，較佳地，該些外接墊1 34係結合有複數 個銲球180〔solder ball〕，以供上板之表面接合，並且 該些外引腳142係彎折至與該些銲球18〇位於同一平面3〇， 以達到同一步驟之外部電性接合，故該多晶片封裝構造 100係以一封膠體1 7〇結合該導線架14〇與該電路基板13〇並< 在該封膠體170外部形成有複數個外接墊134以及複數個外 引腳142，以縮小該多晶片封裝構造之上板佔據空間，同 時本發明之多晶片封裝構造1 0 〇係具有降低封膠體丨7 〇消，耗 暈之成本降低之功效。 此外，本發明之多晶片封裝構造丨〇 〇係具有封裝製造 上之流程彈性，除了依序固定結合該第一晶片110、該導 線架1 4 0及該第二晶片1 2 0之製造流程外，亦可先個別固定 與電性連接第一晶片11 〇於該電路基板1 3 〇以及個別固定與 電性連接第二晶片120於該導線架140，之後再以該封膠體 170結合該導線架1 40與該電路基板130，該導線1^40與該$ 電路基板1 30係可沿用一般適用於單晶片封裝之導線架與 電路板’不需要針對不同型態多晶片封裝構造特別設計對 應專屬之晶片承載元件，其組成構件之通用性以及封裝製 程彈性.係遠高於習知之多晶片封裝構造。 200427034 五、發明說明（7) 再者，本發明並不局限該封膠體i 7〇内包含晶片之·數 量，該導線架或該電路基板130係可固定一個以主之半導 體晶片，以構成一包含有兩個晶片以上之多晶片封裝構 造。 請再參閲第3圖，於本發明之第二具體實施例中，一 種具有外引腳與外接墊之多晶片封裝構造2 〇 〇係包含有一 第一晶片210 、一第二晶片220、一固定該第一晶片210之 電路基板2 30、一固定該第二晶片220之導線架240及一封 膠體2 7 0 ’該第一晶片2 1 〇係以凸塊2 51覆晶接合於該電、路 基板23 0之上表面231之内接墊23 3，使得該第一晶片21 0之$ 主動面,211朝向該電路基板2 30，較佳地，在該第一晶片 210之主動面211與該電路基板230之上表面231之間填充有 一底部填充材26 0〔underfilling material〕，該導線架 240係形成於該第一晶片21〇之背面2 12上方，該第二晶片 220之背面222係固設於該導線架240之晶片承座243，該第 二晶片220之主動面221係形成有複數個銲墊223，並以銲 線252連接該些銲墊223與該導線架240之内引腳241，利用 該封膠體270結合該已電性連接有晶片210、220之電路基 板230與該導線架240，並且顯露該電路基板230之下表面 || 232之外接墊234以及該導線架240之該些外引腳242，該些时 外引腳242係由該封膠體270之侧邊2 71延伸彎折至該電路 基板230之外周邊’較佳地，在該電路基板230之外接塾 2 34係接植有複數個銲球280，使得該多晶片封裝結構200 係具有外接墊234與外引腳242。
第11頁 200427034 五、發明說明（8) 本發明之保護範圍當視後附之申請專利範圍所界定者 為準，任何熟知此項技藝者，在不脫離本發明之精神和範 圍内所作之任何變化與修改，均屬於本發明之保護範圍。
第12頁 200427034 圖式簡單說明 【圖式簡單說明】 第1圖：本發明之第一具體實施例，一種具有外引腳與外 接墊之多晶片封裝構造之截面示意圖。 第2 圖：本發明之第一具體實施例，該具有外引腳與外接 墊之多晶片封裝構造在其導線架上晶片打線連接 過程之截面示意圖。 第3圖：本發明之第二具體實施例，一種具有外引腳與外 接墊之多晶片封裝構造之截面示意圖。 元件 符 號 簡 單說1 明·· 100 多晶 片 封裝構造 110 第 晶 片 111 主 動 面 112 背 面 113 銲 墊 120 第 _ 誦 晶 片 121 主 動 面 122 背 面 123 銲 墊 130 電 路 基 板 131 上 表 面 132 下 表 面 133 内 接 墊 134 外 接 墊 140 導 線 架 141 内 引 腳 142 外 引 腳 143 晶 片 承座 151 第 一 銲 線 152 第 二 銲 線 160 間 隔 材 170 封 膠 體 171 側 邊 180 銲 球 20 銲 線 壓 接工 具30 平 面 200 多 晶 片 封裝 構造 210 第 一 晶 片 211 主 動 面 212 背 面
第13頁 200427034 圖式簡單說明 220 第二晶片 221 主動面 222 背面 230 電路基板 231 上表面 232 下表面 233 内接墊 234 外接墊 240 導線架 241 内引腳 242 外引腳 243 晶片承座 251 凸塊 252 銲線 260 底部填充材 270 封膠體 271 側邊 280 銲球
第14頁

Claims (1)

  1. 200427034
    【申請專利範圍】 1、 一種具有外引腳與外接墊之多晶片封裝構造，包含： 電路基板，係具有一上表面及一下表面，其中該下 表面係形成有複數個外接墊； ' 一導線架，係包含有複數個内引腳及複數個外引腳； 厂第一晶片，係固設於該電路板基板之上表面並且電 性連接至該電路基板之外接墊； 一第二晶片，係固設於該導線架並且電性連接至該 線架之内引腳；及 一封膠體，係密封該第一晶片、第二晶片、該 ^該些内引腳以及該電路基板之上表面，且顯露該電ς 基板之下表面及該導線架之該些外引腳，該些外引腳係 由該封膠體之侧邊延伸彎折至該電路基板之外周邊。 2、 =申請專利範圍第丨項所述之具有外引腳與外接墊之 多曰曰片封裝構造，其中該導線架係另包含有一金屬質之 晶片承座，以供承載該第二晶片。 3、 如t請專利範圍第丨或2項所述之具有外引腳與外接墊 =f，片封裝構造，其另包含有一間隔材，其係設於該 第一晶^上方，用以間隔該第一晶片與該第二晶片。 、=申睛專利範圍第3項所述之具有外引腳與外接墊之 多曰曰片，裝構造，其中該晶片承座係結合於該間隔材。 f申叫專利範圍第1項所述之具有外引腳與外接墊之 多晶片封裝構造，其中該些外接墊係結合有複數個銲 球0
    第15頁 200427034 六、申請專利範圍 6、如申請專利範圍第5項所述之具有外引腳與外接墊之 多晶片封裝構造，其中該些外引腳係彎折至與該些銲球 位於同一平面。
    第16頁
TW92114024A 2003-05-23 2003-05-23 Multi-chip package with outer leads and outer contact pads TWI226116B (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
TW92114024A TWI226116B (en) 2003-05-23 2003-05-23 Multi-chip package with outer leads and outer contact pads

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW92114024A TWI226116B (en) 2003-05-23 2003-05-23 Multi-chip package with outer leads and outer contact pads

Publications (2)

Publication Number Publication Date
TW200427034A true TW200427034A (en) 2004-12-01
TWI226116B TWI226116B (en) 2005-01-01

Family

ID=35613541

Family Applications (1)

Application Number Title Priority Date Filing Date
TW92114024A TWI226116B (en) 2003-05-23 2003-05-23 Multi-chip package with outer leads and outer contact pads

Country Status (1)

Country Link
TW (1) TWI226116B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI420626B (zh) * 2009-07-01 2013-12-21 Advanced Semiconductor Eng 封裝結構與封裝製程

Also Published As

Publication number Publication date
TWI226116B (en) 2005-01-01

Similar Documents

Publication Publication Date Title
TW579581B (en) Semiconductor device with chip separated from substrate and its manufacturing method
TWI429050B (zh) 堆疊式晶片封裝
TW546795B (en) Multichip module and manufacturing method thereof
TW498516B (en) Manufacturing method for semiconductor package with heat sink
US6583502B2 (en) Apparatus for package reduction in stacked chip and board assemblies
TW502406B (en) Ultra-thin package having stacked die
TW200411871A (en) Thermal-enhance package and manufacturing method thereof
TW461064B (en) Thin-type semiconductor device having heat sink structure
TW432558B (en) Dual-chip packaging process and method for forming the package
TW201025532A (en) Chip stacked package having single-sided pads on chips
TW200843001A (en) Leadframe for leadless packaging, packaging structure thereof and manufacturing method using the same
TWI225291B (en) Multi-chips module and manufacturing method thereof
TW201123402A (en) Chip-stacked package structure and method for manufacturing the same
TW571406B (en) High performance thermally enhanced package and method of fabricating the same
TWI321349B (en) Multi-chip stack package
TW200427034A (en) Multi-chip package with outer leads and outer contact pads
TWI250597B (en) Method for manufacturing multi-chip package having encapsulated bond-wires between stack chips
TWI250623B (en) Chip-under-tape package and process for manufacturing the same
TW200537658A (en) Semiconductor package
US20060231960A1 (en) Non-cavity semiconductor packages
TW200522300A (en) Chip package sturcture
TWI223879B (en) Package stack module with vertical conductive wires inside molding compound
KR100455698B1 (ko) 칩 싸이즈 패키지 및 그 제조 방법
TWI297538B (en) Thermally and electrically enhanced stacked semiconductor package and fabrication method thereof
TW421855B (en) Packaging method of wafer level integrated circuit device

Legal Events

Date Code Title Description
MK4A Expiration of patent term of an invention patent