TW200425341A - Method to form selective cap layers on metal features with narrow spaces - Google Patents

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Description

200425341 五、發明說明（1) 技術領域 本發明具體實施例係關於使用鋼 路組件做為半導體裝置加工一部份的 2中間連接分離電 特定言之，係關於半導體裝置加工的改，電路裝置，及更 路及具高縱橫比及窄空間的通孔間 ^以使彳于在金屬線 背景 ]亀子紐路的減少。 當超大型積體電路CULSI)電路密戶择 寸接近°.18微米或更少時，增加數目： = 特徵尺 需要的及在每一個位準的金屬線路間 j金屬位準為 相互連接在半導體晶片上的個別 =^空間以有效地 同位準的金屬中間連接係由絕緣 :'置。典型上，不 的絕緣層具以傳導材料填充的經蝕刻孔、；刀：。這些插入 被使用以連接一個金屬層至下一個。血L =，稱為通孔，其 具介電常數k(相對於真空）為約4 4、^上該'絕緣層為 (S i 02 )。 · D的一氧化矽 減少：：丄：封裝密度增加時，必須 地佈線該集成2連；=?的=路間的空間以有效 路間的層内及層間電容辦疋二=:間減少，在金屬線 空間d成反比。所以，Y望加最小因化為在電值容道c與在該線路間的 料（介電體）的介電當I 在傳導線路間的絕緣材 加該電路性能，減少該Rc時間常數及因而增 受該RC延遲時間負面影響，。、、，因為在電路的信號傳輸時間 為達到具介電常數;或更少的絕緣層，相當多孔的旋 第6頁 2|00425341 五、發明說明（2) 塗式絕緣膜一般被使用，例如氫矽酸鹽類（HSQ)，一種具k 為2·7-3·0的矽聚合物，及具k為2.65的SiLKTM，其為道氏 化學公司的商標。然而，這些低—k絕緣體（與二氧化矽相 較為低的）一般為機械弱的及一些為多孔的及所以不提供 集成的良好結構支撐。而且，在該多孔絕緣體的被吸收濕 氣及其他化學物會引起金屬線路的腐蝕。低-k材料，如， Black Diam〇ndTM，應用材料的商標，c〇ralTM ,N〇vellus 的 商標，Si C0H及其他類似材料被用於該半導體工業但由CVD 沉積’此使他們與旋塗式介電體區別。 銅為用於晶片多層中間連接（佈線及柱塞）的較佳金屬 以取代紹’其具較高的鬆電阻及對電子遷移的低阻抗，銅 可由電解或無電沉積及亦由化學氣相沉積（CVD)及物理氣 相沉積（PVD)沉積。 然^而，銅具對腐蝕相當差的阻抗，不像其他金屬氧化 (如鋁氧化），銅在相當低的溫度如低於2 〇 〇度c容易氧化形 成Cu20及CjO，及沒有任何自保護氧化層形成以保護銅免 於進一步氧化。經氧化銅降級該鋼中間連接的電及機械性 質。因此，如高腐蝕阻抗材料的保護、或封裝、如擴散阻 擔層為需要的以覆蓋露出的銅表面。 、 已知許多材料被用已形成在銅上的擴散阻擋層，此種 材料包括如Ta、w、M〇、Tiw、TiN、TaN、〇、TisiN 及
TaSiN，其可由CVD或pvD沉積。最近，無電沉積c〇wp已 :作阻擋材料以封裝導體材料。而且，在該CoWP的W顯著 增加該阻擋性質。 4考
第7頁 200425341 五、發明說明（3) 然而，在非常窄的空 一位準金屬線路間發現的 選擇性地沉積於先前平面 邊（側道）生長，其係正比 該侧邊生長超過銅線路之 盡層進行接觸以產生電短 薄的CoWP層，被提出以達 形成電短路。但非常薄的 所以如SiN(Si3N4)、SiC， 所發展的阻擋低-k絕緣體 發明概要 間如在0· 18或更少微米技術的第 空間’若該銅擴散阻擋層蓋層被 化表面的經露出銅，存在一些侧 於該選擇性地沉積層的厚度，當 間距離的一半，該蓋層可與相鄰 路。所以，在一些技術中，非常 到在電子遷移的改良，較不易於 層並不足以做為銅擴散阻擋層及 1 SiCN或Bl〇kTM(由應用材料公司 材料）的額外蓋層為需要的。 藉由本發明的較佳具體實施例，這些及其他問題普遍 地被解決或克服，及技術優點普遍達到，其中傳導材料在 形成阻擋層前做成凹處，消除額外蓋層的/需求。以上所提 及問題，其中不足厚度的CoWP層無法做為銅（Cu)的擴散阻 擋層，迫使額外蓋層的使用。本發明具體實施例提供一種 方法以消除此額外蓋層的需求及由此改良整體電路性能。 要注思的疋此處所敘述的低—k介電體可為有機（如 SiLK)或無機（如HSQ)及所以此處名稱”低_k介電體"被用 指有機及無機低_k絕緣體。這些，低—k介電體，可為多孔或 無孔本質。此名稱不包括材料，如Si〇2 *Si3N4，其分別" 具約4及8的k值。然而，本發明具體實施例並不限ς二k介 電絕緣層；此處所敘述的絕緣層亦可包括習知介電 ^
Si 02或FSG。根據本發明的較佳具體實施例，形成半導體
200425341 五、發明說明（4) 裝置傳導線路的 少一個傳導線路 材料填充該第一 過多第一傳導材 表面下方做成凹 第一傳導材料上 根據本發明 部表面的半導體 成。该方法包括 部表面上，形成 全穿過該第一無 無機絕緣層的通 方法包括形成具 絕緣層，自其頂 導阻擋内襯層内 以銅填充在該第 介電絕緣層的頂 填充被移除以將 表面之通孔及溝 槽的銅的頂部表 介電層的頂部表 成於該第一介電 電絕緣層相同形 層，及它們這些 方法包括沉積第一絕緣層於基 以圖案圖案化第—絕緣層， ^ 粗，辞笛一#第一絕緣層頂部表面移除 .Μ 專導材料在該第一絕緣層頂部 處，及阻擋層被選擇性地形成於該凹縮的 具體實施例，形成導體於具頂 St的：法被揭示’於此電接觸區域形 形成/、相备向k的第一無機絕緣層於該頂 通孔（/、與半導體裝置的接觸區 機絕緣層，及以傳導材料填充穿過該觸第)： 孔以形成導電塞及與該接觸區域接觸。誃 :ΐ :k的第一介電絕緣層於該第-無機 4表面形成溝槽於該第一介電層中，以傳 襯在該第一介電絕緣層#通孔及溝槽 =電絕緣層的通孔及溝槽至至少該第— 鋼做出凹槽於自ϋ孔2槽的一部分鋼 ^ ^ y^ 目忒第一介電絕緣層的頂部 :^ 阻擋層被形成於在該通孔及溝 面ηί傳導阻擒層具基本上與該第一低k 面同平面的頂部表面。 ;緣層上，其具相當低 1值ί孔及溝槽形成於該第二介電絕緣 以傳導阻擋内襯層内襯之，之後，銅填
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五、發明說明（5) 接著阻擔層以基本上與關於對 相同的方式形成於該凹縮的銅 相當高k於額外許多介電絕緣 充、銅做成凹處被執行，及 該第一介電絕緣層所進行的 上。第一無機層被形成為且 層的最後一個的頂部表面^ 根據本發明的另一較伟呈 ^ ^ A i- λα ^ 钗佳具體實她例，半導體裝置包括 a成於基材上的4 -絕緣層，以用於 圖案圖案化該第一絕緣屉，b^ ^ 1U得等踝路的 &错,s ^ a &緣層，及第一傳導材料位於該經圖案 化第一絕緣層内，該第一值邋从抓— 乐傅導材料在该第一絕緣層頂部表 面下方做成凹處。該裝置包括位於該凹縮的的第一傳導材 料上的活化層，及阻擋層位於該活化層上方，其中該活化 層及阻擋層不超過該第一絕緣層的頂部表面。 本發明具體實施例由提供改良的電路性能提供技術優 點，其為電容耦合、熱機械應力及熱預算減少的結果。熱 預算減少為在加工步驟數目減少的結果，其導致較低的： 工成本。在電容耦合的減少為消除於該C〇Wp層上的額外介 電蓋層（亦即介電擴散阻擋層），例如SiN(Si3N4)、Sic、 S i CN或B1 okTM的需求之結果。這些額外介電蓋層的消除亦 減少在該中間連接機構的介電堆疊之有效k—值。 先刚已相當粗略地顯示本發明具體實施例的特徵及技 術優點以使得在下文參考圖式及申請專利範圍的本發明詳 細敘述可被更加地了解。本發明具體實施例的額外特徵及 優點將於下文中被敘述，其形成本發明申請專利範圍的主 題。熟知本技藝者應了解的是所揭示的觀念及特定具體實 施例可被容易地用做改良或設計進行本發明相同目的的其
第10頁 五、發明說明（6) 他結構或方法之基準。熟知本技藝者亦應了解的是此種相 當結構不偏離在所附申請專利範圍所說明的本發明章旨及 範圍。 ^ 為更完整了解本發明具體實施例及其優點，參考下列 敘述與相關圖式。 在不同圖式的相對應數字及符號一般表示相對應部 件，除非特別指示。圖式被繪出以清楚地說明較佳具體實 施例的相關方面且不必要依比例緣製。 說明性具體實施例的詳細敘述 本較佳具體實施例的製造及使用被詳細敘述於下文， 然而，應了解的是本發明提供許多可以廣範圍各種特定内 文具體化的可應用發明範圍，所討論特定具體實施例僅為 製造及使用本發明的特定方式之說明，且不限制本發明範 圍。 本發明以特定方面參考較佳具體實施例被敘述，稱之 為具一或更多金屬化層的半導體裝置，其中傳導線路被形 成以形成中間連接。方法於此處被敘述，其中由做成銅導 體及通孔的表面的凹處以提供較厚的傳導擴散阻擋層並仍 維持金屬/導體堆疊的整體厚度要求而產生無機蓋層的免 除。要注意的是此處所敘述的低咄介電體可為有機的，如 SiLKTM，或無機的，如HSQ ’及所以名稱"低_k介電體"被用 來指有機及無機低-k絕緣體。該低咄介電體可為多孔或盈 孔本質。特別是，此名稱不包括材料如^〇2或SiA，其 別具約4及約8的k值。然而，本發明具體實施例並不限於
第11頁 200425341 五、發明說明（7) 低k介電體；它們亦可在具更傳統的介電體如Si〇2或FSG的 結構進行。 、 本較佳具體實施例先參考第1圖摘要之。第1圖顯示半 導體裳置1 〇結構的截面區段視圖，此結構包括許多微處理 器或AS IC的邏輯電路，或是替代地根據本發明較佳具體實 施例做為實例，由形成於半導體基材12的汲極區域14所表 示的動態隨機存取記憶體（DRAM)的記憶胞元。典型上包括 二氧化石夕（Si〇2)的第一絕緣（前金屬介質，PMD)層18沉積於 半導體基材1 2的矽基材表面1 6上及被微影地圖樣化以形成 接觸開孔（未示出），其以第一傳導層2〇，典型上為鶊 (w)，過填充，其成為至該半導體汲極區域丨4的接觸冶 金。該表面使用化學機械拋光（CMP)方法被平面化，以產 生基本上平面的表面22。由具低介電常數如典型上約3·7 或更少的材料所組成的低-k介電絕緣層（金屬層間介電， IMDj 24被沉積於該第一無機絕緣層18。單鑲嵌方法被使用 以形成在絕緣層2 4的開孔（未示出）且該開孔（溝槽）典型上 以一氮化钽（TaN)或一氮化鈦（TiN)的第二傳導材料26内襯 之。或者’該内襯26可包括Ta、W、Mo、TiW、TiN、TaN、 WN、TiSiN、TaSiN、或其組合物。 该經内襯的開孔以第三傳導材料2 8 A填充，典型上為 Cu丄以形成導體及以製造至第一導體層2〇的接觸，該表面 接著使用如CMP平面化以形成平面表面3〇。該露出的銅層 2 8 A被蝕刻以產生凹縮的頂部表面2 8 b。觸媒活化層3 4，典 型上包括鈀（Pd) ’被沉積於銅頂部表面28B以提供觸媒活
第12頁 200425341 五、發明說明（8) 化的銅表面。阻擋層36，典型上包括磷化鈷鎢（CoWP)及替 代地包括CoWB、CoP、NiMoP、Re或Ru被選擇性地及較佳為 無電地沉積於該Pd層的表面32以形成表面38，其基本上與 該低-k介電層24的表面30同平面。 根據本發明具體實施例，一或更多絕緣層或傳導結構 接著被形成。例如，在第1圖中，低k介電絕緣層4 0，由具 低介電常數如典型上約3 · 7或更少的k之材料所組成，沉積 於所得結構。層4 0被蝕刻以形成具溝槽及通孔孔洞開孔 (未示出）的雙鑲嵌結構，其具表面40B，其接著以内襯層 44覆蓋，典型上包括TaN、TiN、WN或其他類似材料。或 者，該内襯44 可包括Ta、W、Mo、TiW、TiN、TaN、WN、 T i S i N、TaS i N、或其組合物。該溝槽及孔洞開孔接著以銅 46過填充，及表面使用如CMP被平面化。該平面化的銅46 接著被蝕刻以產生凹縮的頂部表面50A。觸媒活化層48， 典型上包括如鈀（Pd)，被沉積於銅表面5〇a。該Pd活化層 48接著以傳導阻擋層52，典型上包括c〇WP及替代地包括 CoWB、C〇P、NiM〇P、Re*Ru較佳為選擇性地及無電地覆 蓋。選擇的修改CMP方法可在CowP沉積之後被執行以移除 於該介電層40的頂部表面的任何過生長及以肝島（斑 點）。然而，建議具厚度大於1〇奈米厚的c〇wp層維持在該 銅線路上方的凹縮區域。阻擋層52的表面52A則基本上= 低k介電絕緣體層40表面46A共平面。 ” 再次，額外絕緣層可被沉積於該結構上。例如， 圖所示’具介電常數約3·7或更少的低k介電絕緣材料接著 1
2ι00425341
被沉積以形成絕緣層54，通孔開孔（未示出）被蝕刻進入其 内°亥通孔開孔以導體材料5 5内襯之，其典型上包括如
TaN或TiN。或者，該内襯56可包括Ta、w、m〇、TiW、
TiN/ TaN、WN、T1S1N、TaSiN、或其組合物。該通孔開孔 接著以典型上包含銅的層58過填充，及該絕緣層54的表面 使用如CMP被平面化。該露出的銅5 8被蝕刻以形成凹縮的 頂部表面62。觸媒活化層66，典型上包括如“，被沉積於 頂部表面62層及具頂部表面66A。傳導阻擋層68接著被選 擇性地及無電地沉積於表面66A以形成頂部表面68A，其基 本上與絕緣層54的表面60共平面。典型上包含Si〇2的第二 f 64沉積於所得結構上及典型上包含SiA的第三無機層7〇 ’儿積於表面64A上。傳導通孔（未示出）穿過層64及7〇及依 所需在其他層形成以促使與在封裝上端點（未示出）的電接 觸’該半導體裝置1 〇被容納於其内。 本發明具體實施例接著參考第2至8圖被詳細敘述。第 2圖顯示在製造前期階段半導體裴置丨〇結構的截面區段視 囷且元件區域其可包括沒極區域）形成於半導體基材 ^从典型上包括二氧化矽（Si02)及替代地包括B—形式？雜氧 ^如爛磷石夕酸鹽玻璃（BPSG)或侧石夕玻璃（bsg)、P_摻 化物，如BPSG或磷矽酸鹽玻璃（psG)或氟—摻雜氧化物 m典λ上包含200奈米-1〇〇〇奈米的厚度的第一無機 、、邑緣層18 >儿積於半導體積材12的矽表面16。該第一無 緣層18被微影地圖樣化以形成接觸開孔，暴露於下&元件 區域14的頂部表面。該接觸開孔以第一傳導層20，典型上 200425341
為如嫣（W)，填充及替代地包含其他傳導材料，該第一傳 導層20成為至該元件區域14的接觸冶金。該第一無機絕緣 層1 8的表面使用化學機械拋光（CMp )方法及替代地包含反 應離子餘刻（RI E )被平面化，以產生頂部表面2 2。 第3圖顯示第2圖所示半導體結構1〇的截面區段視圖， 其中絕緣層24較佳為由具介電常數約3· 7或更少的材料的 低一k介電絕緣層所組成，例如該低—k絕緣層24可被沉積或 方疋轉塗覆於半導體基材12的表面，如於該第一絕緣層“的 表面22，接著使用單鑲嵌方法以形成在層24的開孔， 暴硌該第一傳導層20及部分第一絕緣層18，該開孔以含對 阻擋層的第二傳導層26内襯之，例如該第二傳導層 ，、|上包含以一氮化鈕（TaN)或一氮化鈦（TiN)，戍者是 11 TaSiN、或其組合物。 人以層26内襯的開孔（如溝槽）以第三傳導層28，典型上 ^= i其他傳導材料，過填充，以形成導體及以進行與 層2〇的接觸，該所得表面接著使用CMP或RIE平面 化以形成平面表面30。 接英 釗以蚀吟’根據本發明具體實施例，該第三傳導層28被蝕 弟二傳導層28凹縮低於該絕緣層24的頂部表面 30，如第4園私- 片24 71立 所不。該凹縮的層28Α較佳為凹縮低於該絕緣 :過护^表面3〇約1〇 —20奈米及具頂部表面28Β。若使用包 襯層Jr，的ΐ化學钱刻使該第三傳導層28Α凹縮，則内 曰 呆留為完整的，因為此種蝕刻具對銅的良好選擇
第15頁 200425341 五、發明說明（11) 性，然而，若使用反應離子蝕刻（RIE)，則内襯層26會被 部份或完全移除。 該凹縮的第三傳導層28A的頂部表面28B接著以觸媒活 化層34覆蓋，如第5圖所示。該觸媒活化層34較佳為由銳 (Pd)組成及可替代地包括其他材料，該觸媒活化層34較佳 為約一至三原子層厚，其有用於活化⑶表面。傳導阻擒層 36 ’典型上包括磷化鈷鎢（c〇wp)及替代地包括c〇WB、 曰
CoP、NiMoP、Re或ru接著由選擇性地、無電地沉積而沉積 於該把層34的頂部表面。較佳為在該傳導阻擋層36的選擇 性沉積後’ CoWP表面3 6A基本上與該絕緣層24的表面3〇同 平面。 在選擇步驟中，若任何過量傳導阻擋層36及/或觸媒 活化層34仍留在該絕緣層24的頂部表面3〇，此過量材料％ 或34可由如CMP或RIE方法移除（未示出）。 接著，額外絕緣層40及54可被沉積於頂部表面3〇及 36A ’如要於此處敘述的第6至8圖所示，所形成的每一個 傳導層被凹縮低於傳導線路所形成於其上的絕緣層的頂部 表面及傳導阻擋層選擇性地形成於傳導線路，留下與傳導 線路所开）成於其上的絕緣層共平面的傳導線路的頂部表 面0 凡、特別是，第6圖顯示第5圖所示半導體結構丨〇的截面區 段視圖，其中層40，（具介電常數典型約3·7或更少的低一 k 介電材料）被沉積於基本上平面的表面3〇及36人，層4〇被 刻以形成雙鑲嵌結構，其產生通孔及溝槽開孔，因而產生
第16頁 200425341 五、發明說明（12) 新的表面42於改良的層40。表面42以内襯層44保形地覆 蓋，内襯層44典型上包括TaN或TiN。或者，該内襯44可包 括Ta、W、Mo、TiW、TiN、TaN、WN、TiSiN、TaSiN、或其 組合物。該通孔及溝槽開孔接著以包含銅的傳導層46過填 充，及絕緣層40的表面使用如CMP或RIE被平面化。以形成 頂部表面4 6 A。 第7圖顯示第6圖所示半導體結構1 〇的截面區段視圖， 其中C u層4 6典型上以過硫酸銨的濕钱刻韻刻以在c u層4 6產 生凹縮的表面50A。該活化層48典型上包括Pd，^一至三原 子層厚，接著被沉積以覆蓋凹縮的Cu表面50A。層52，典 型上包括磷化鈷鎢（CoWP)，及替代地包括c〇WB、CoP、 NiMoP、Re或Ru被選擇性地及無電地沉積於該活化層48以 形成新的表面52A，CoWP層52的厚度使得表面5 2A基本上與 層40的表面46A同平面。若需要，選擇性的額外的"修 飾ΠCMP方法可在半導體結構10上被執行以自該裝置1〇的頂 部表面46A移除任何過量的阻擋層52及/或活化層48。 第8圖顯示第7圖的半導體結構1〇之截面區段視圖，其 中表面46A以絕緣層54覆蓋，絕緣層54較佳為包括具低介 電常數如典型上約3. 7或更少的低-k介電材料。通孔形成 於層54及接著以導體材料，典型上包括TaN4TiN的層56内 襯之。或者，該内襯56可包括Ta、w、Mo、TiW、TiN、
TaN、WN、TiSiN、TaSiN、或其組合物。該通孔接著以傳 導材料如銅58過填充，及表面使用如CMP或RIE平面化以形 成表面6 0。
200425341 發明說明（13) 再次參照第1圖，其中示出Cu通孔填充58已由濕或乾 餘刻凹縮1 0 - 2 0奈米後所得的半導體結構丨〇。Cu表面6 2以 典型上為Pd的活化層66覆蓋，其形成表面66A。層68，典 型上包括CoWP，及替代地包括coWB、c〇p、NiM〇p、Re或、
Ru，被選擇性地及無電地沉積於該？(1表面66A至使得表面 與該表面60同平面的厚度。無機絕緣體層65，典型上為 Si 02，接著沉積於表面6〇上。此接著為典型上包含氮化矽 (SUN4)的第二無機絕緣層7〇於如表面64A的沉積。通孔及 溝槽形成進入層64及70，及導體接著在該通孔及溝槽形成 以促使與在封裝上端點的電接觸，該半導體裝置1 〇被容納 要 般原則 發明精 絕緣層 散阻擋 雖 的每一 及通孔 被示於 連接層 多中間 地形成 根 之說明， 神及範圍 及其他材 材料。 然僅一個 個絕緣層 中間連接 圖中，可 於該半導 連接層可 於其上。 據本發明 注意的是此處所敘述特定具體實施例為本發明的一 各種其他具體實施例可被得到而不偏離才 。例如’其他有機或無機材料可被用於驾 料可被使用以取代内襯及選擇性蓋層的揭
傳導線路及/或通孔中間連接被示於圖中 内’在每一個絕緣層内可有許多傳導線 。同樣地，雖然3個絕緣層及中間連接層 為僅一個中間連接層，或者8或更多中間 體裝置1 0。根據本發明具體實施例一或 包括凹縮的鑲嵌傳導線路，阻擋層選擇 具的一個體實施例，半導體裝置丨〇包括
第18頁 200425341 五、發明說明（14) 成於基材1 2上的第一絕緣層2 4，該第一絕緣層2 4以用於至 少一個傳導線路的圖案圖案化之及第一傳導材料28A位於 該結構化第一絕緣層24内，該第一傳導材料28A被凹縮低 於該第一絕緣層24的頂部表面30。該裝置1〇包括位於該凹 細的弟一傳導材料28A上方的活化層34，及阻擋層μ位於 該活化層34上方，其中該活化層34及阻擋層36不超過該第 一絕緣層24的頂部表面30。 ” 本發明具體實施例的優點包括由阻擋層3 2、5 2及6 8的 侧邊生長防止線路短路。因為於此所敘述的傳導線路 28Α、46及58被分別凹縮低於它們所形成的該絕緣層24、 40及54的頂部表面，在該阻擂層32、52及68的選擇0性形 期間，沒有任何的該阻擋層32、52及68的側邊生長發^战 本發明較佳具體實施例的優點為鑲嵌金屬線路或1 : 的凹縮蝕刻之引入以允許足夠厚的選擇沉積金屬^的j 積而不會產生在窄特徵的短路。 的心 本發明較佳具體實施例的一個特徵為該凹 f外選擇的"修飾，|CMP方法合併以移除在介電H與 填充或任何不欲沉積。 的過 入又丨民於在辱利說明查叱人 述的製程、機器、製造、物質組成、裝置、 月母所敘 特定具體實施例，因熟知本技藝者可^^及步驟之 了解執行基本上與於此所敘述的相對應發明揭示 能或達到基本上相同結果的現存實施例相同功 器、製造、物管h a ^ :次要被發展的製程、機 組成、裝置、方法及步驟可根據本發：被
第19頁 200425341 五、發明說明（15) 使用。因此，所附申請專利範圍意欲包括此種製程、機 器、製造、物質組成、裝置、方法或步驟於其範圍内。 第20頁 200425341 圖式簡單說明--- ΐ 據本發明*體實施例使用單及雙鑲嵌方法所 製造的集成電路的戴面區段。 第2 一 8圖說明隹士、雨 發明具體實施例使用 元件符號說明： 10半導體結構（裝置） 14 元件區域 18 第一無機絕緣層 2 2 頂部表面 26第二傳導層（内襯層） 28B 頂部表面 32、36、52、68 阻擋層 36A C〇WP 表面 4H6〇'64A 表面 46傳導層（銅層） :64、66觸媒活化層 :〇A凹縮的頂部表面(銅表 >2A阻擋層的表面 6 内襯 2項部（鋼）表面 6A頂部表面 狢明且俨眘成電路截面區段’其中加工方法係根據本 發明具體實施例使用。 半導體基材 矽表面 第一傳導層 40、54 絕緣層 第三傳導層 平面（頂部）表面 觸媒活化層（把層） 5 4 絕緣層 内襯層 46A 頂部表面 導體材料 (銅）傳導線路 無機絕緣層 層 第21頁

Claims (1)

  1. 六、申請專利範圍 1 · -種形成半導體 〜 沉積-第-絕緣層於路的方法，該方法包括： 以用於至少一傳導線路的 以一第一傳導 圚累H案化该第一絕緣層· 自該第充該第一絕緣層圖案，· ， 凹縮該第一傳i二：：面移除過多的第-傳導材料； 選擇性地形成一阻撐層；唐=表面；及 2裉赭由峻* 9 %邊凹縮的弟一傳導材料μ Α根據申凊專利範圍第丨項 ， 括具介電常苗, 麦其中々第一絕緣層包 9 Mi 或更少的一介電材料。 3·根據申請專利範圍第丨項的 包括銅。 巧幻乃法其中該第一傳導材料 二才據申請專利範圍第丨項的方法，其中選擇性地形成阻 擔層包括選擇性地形成CoWP、CoWB、CoP、NiMoP、Re或 Ru ’於該凹縮的第一傳導材料上。 5 ·根據申請專利範圍第1項的方法，其進一步包括在選擇 性地形成該阻擋層前，形成一觸媒活化層於該凹縮的第一 傳導材料上。 6 ·根據申凊專利範圍第1項的方法，其進一步包括在以該 第一傳導材料填充該第一絕緣層圖案前，形成一内襯於該 圖案化的第一絕緣層上。 7 ·根據申請專利範圍第6項的方法，其中形成該内襯包括 沉積Ta、W、Mo、TiW、TiN、TaN、WN、TiSiN、TaSiN、或 其組合的内襯。 8 ·根據申請專利範圍第1項的方法，其進一步包括平面化
    第22頁 200425341
    部表面移除過多的阻擋 六、申請專利範圍 該第一絕緣層以自該第一絕緣層頂 層材料。 9材請專利範圍第1項的方法，其中凹縮該第一傳導 Κ係消除在該選擇性地形成的阻擋層上沉積額外蓋層的 =· 一種形成於具電接觸區域形成於其上的頂部表面 導體裝置的導體之方法，該方法包括： 形成具相當高k的一第一無機絕緣層於該頂部表面上； 形成通孔完全穿過該第一無機絕緣層，其與該半導體裝 置的接觸區域接觸； 八、 " 以傳導材料填充穿過該第一無機絕緣層的通孔以形成導 電塞及與該接觸區域接觸； 形成具相當低-k的一第一介電絕緣層於該第/無機絕緣 層上； 形成溝槽於在其頂部表面的該第一介電層； 以傳導阻擔内襯層内襯在該第一介電絕緣層的通孔及溝 槽； 以銅填充在該第一介電絕緣層的通孔及溝槽炱炱少該第 一介電絕緣層的頂部表面的位準； 移除在該通孔及溝槽的一部分銅填充，以自該第一介電 絕緣層的頂部表面凹縮在該通孔及溝槽的銅； 形成衣傳導阻擋層於在該通孔及溝槽的銅的頂部表面’ 該傳導阻擋層具基本上與該第一低k介電層的頂部表面同 平面的頂部表面；
    第23頁 200425341 & '申請專繼g " 形成具相當低_k及為與該第一介電絕緣層相同形 二介電絕緣層於該第一介電絕緣層上； 、乐 、形成通孔及溝槽於该第二介電絕緣層及以一傳導阻幹 襯層、銅填充、銅凹縮内襯該通孔及溝槽，及以美本备盥 關於對該第一介電絕緣層所進行的相同‘方式形2阻$二 於該凹縮的銅上；及 胃曰 形成具相當高k的一第二無機層於額外複數個介電絕 層的最後一個的頂部表面上。 11·根據申請專利範圍第10項的方法，其中該無機絕緣層 具約3· 7或更大的k，及該介電絕緣層具約3· 7或更少的^^曰。 12·、根據申請專利範圍第丨丨項的方法，其中該無機層每一 係選自由二氧化矽、B -摻雜氧化物（BpSG或]^。、p —摻雜 氧化物（BPSG或PSG)、及氟-摻雜氧化物（FSG)所組成一族 群0 1 3 ·根據申凊專利範圍第1 〇項的方法，其中填充在該第一 無機絕緣層的通孔之該傳導材料包括鶴。 1 4 ·根據申請專利範圍第1 〇項的方法，其中該内襯包括 Ta、W、Mo、TiW、TiN、TaN、WN、TiSiN、TaSiN、或其組 合物。 1 5 ·根據申請專利範圍第1 〇項的方法，其中該銅填充係電 解地沉積。 1 6 ·根據申請專利範圍第1 0項的方法，其中該銅填充係無 電地沉積、CVD或PVD沉積方法。 1 7 ·根據申請專利範圍第1 0項的方法，其中該銅填充係過
    第24頁 200425341 六、申請專利範圍 填充該通孔及溝槽，及由化學機械拋光被平面化至相對應 介電絕緣層的頂部表面之位準。 … 18.根據申請專利範圍第1Q項的方法，其中移除部份銅係 !由在水相銅蝕刻水溶液的蝕刻而完成。 Μ 1充專利範圍第10項的方法，其中移除部份銅填 充係由反應離子儀刻完成。 1〇·Λ據中請專利範圍第1(3項的方法’其中移除部份銅填 充係由一化學機械拋光（CMP)方法完成。 、 21.根據申請專利範圍第1〇項的方法，其進一步包 一傳導活化層於該凹縮銅的頂部表面上。 請專利範圍第21項的方法，其中該傳導活化層 其中該傳導阻擋層 其進一步包括在形 23·根據申請專利範圍第1〇項的方法 係形成於該傳導活化層上。 2 4 ·根據申請專利範圍第1 〇項的方法 成傳導阻擋層後所執行的一平面化方法，以自該-第二:: ^緣層的頂部表面上移除過多的傳導阻擋層材料。w電 25·根據申請專利範圍第24項的方法， + 一傳導活化層於該凹縮銅的頂部表面上、，主中"匕施用 該第一介電絕緣層的頂部表面移除部份過多的U 26.根據申請專利範圍第1〇項的方法，其進一步勺 竣：ίΐ數個與該第一介電絕緣層相同形式的：外介電絕 緣層於該第二介電絕緣層上；及 Is ”電絕 200425341
    形成通孔及溝槽於該複數個額外介電層及以傳導阻擋内 概層、銅填充、銅凹縮來内襯該通孔及該溝槽，及以基本 上與關於對該第一介電絕緣層所進行的相同的方式形成阻 擋層於該凹縮的銅上。 2 7·根據申請專利範圍第26項的方法，其中各該介電絕緣 層具約3·7或更少的k。 28·根據申請專利範圍第丨〇項的方法，其中該銅凹縮係消 除在該遘擇性地形成的阻擋層上沉積額外蓋層的需求。 29· —種半導體裝置，其包括： 形成一第一絕緣層於基材上，該第一絕緣層以用於至少 一傳導線路的一圖案而圖案化； —第一傳導材料，係位於該圖案化第一絕緣層内，該第 傳導材料在該第一絕緣層頂部表面下方凹縮； 一活化層，係位於該凹縮的的第一傳導材料上；及 阻擋層’係位於該活化層上方，其中該活化層及阻擋 層不超過該第一絕緣層的頂部表面。 3〇·根據申請專利範圍第29項的半導體裝置，其中該第一 傳導材料包括銅。 3 1 •根據申請專利範圍第2 9項的半導體裝置，其中該活化 層包括Pd。 3 2 •根據申請專利範圍第29項的半導體裝置，其中該阻擋 ㈢包括CoWP、c〇WB、CoP、NiMoP、Re 或Ru。
    第26頁
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