TW200410527A - Multi-port network interface circuit and related method for triggering transmission signals of multiple ports with clocks of different phases - Google Patents
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Links
- 230000005540 biological transmission Effects 0.000 title claims abstract description 40
- 238000000034 method Methods 0.000 title claims abstract description 10
- 230000010355 oscillation Effects 0.000 claims description 13
- 230000035939 shock Effects 0.000 claims description 10
- 230000003111 delayed effect Effects 0.000 claims description 3
- 206010044565 Tremor Diseases 0.000 claims description 2
- 239000006096 absorbing agent Substances 0.000 claims 1
- RDYMFSUJUZBWLH-UHFFFAOYSA-N endosulfan Chemical compound C12COS(=O)OCC2C2(Cl)C(Cl)=C(Cl)C1(Cl)C2(Cl)Cl RDYMFSUJUZBWLH-UHFFFAOYSA-N 0.000 claims 1
- 230000007704 transition Effects 0.000 abstract description 44
- 230000001960 triggered effect Effects 0.000 description 16
- 238000010586 diagram Methods 0.000 description 14
- 230000000630 rising effect Effects 0.000 description 12
- 230000008878 coupling Effects 0.000 description 7
- 238000010168 coupling process Methods 0.000 description 7
- 238000005859 coupling reaction Methods 0.000 description 7
- 238000012545 processing Methods 0.000 description 7
- 230000008859 change Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 230000001360 synchronised effect Effects 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 230000008054 signal transmission Effects 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- 230000002411 adverse Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 241000282994 Cervidae Species 0.000 description 1
- 229910052779 Neodymium Inorganic materials 0.000 description 1
- 206010028980 Neoplasm Diseases 0.000 description 1
- 230000001174 ascending effect Effects 0.000 description 1
- 229910052797 bismuth Inorganic materials 0.000 description 1
- JCXGWMGPZLAOME-UHFFFAOYSA-N bismuth atom Chemical compound [Bi] JCXGWMGPZLAOME-UHFFFAOYSA-N 0.000 description 1
- 201000011510 cancer Diseases 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 230000005055 memory storage Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- QEFYFXOXNSNQGX-UHFFFAOYSA-N neodymium atom Chemical compound [Nd] QEFYFXOXNSNQGX-UHFFFAOYSA-N 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
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- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/15013—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs
- H03K5/15026—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with asynchronously driven series connected output stages
- H03K5/1504—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with asynchronously driven series connected output stages using a chain of active delay devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/00019—Variable delay
- H03K2005/00026—Variable delay controlled by an analog electrical signal, e.g. obtained after conversion by a D/A converter
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
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Description
200410527
五、發明說明(1) 發明之技術領域 本發明係提供一種多埠網路介面電路及相關控制方 法,尤指一種能以不同時脈觸發相異埠上訊號傳輸的網路 介面電路及相關方法,以減少網路介面電路的供電震蓋 (power bounce )及訊號串響(cross-talk)。 先前技術: 在現代化的資訊社會中,能夠快速交換資料、數據、 情報及知識的電腦網路’已成為人際交流、技術發展最重 要的資源之一。有效地擴張、加速網路基礎建設,也已 為資訊業界乃至於政府致力推廣實施的重點工作。 要將不同的電腦終端機連接為網路,可以使用不同的 網路連接拓樸(topology)。在這些連接拓樸中,終端機、 (可以是電腦、記憶儲存裳置或是網路印表機等等)可被 視為網路的網路節點(node);各網路節點間直接、間接的 連接,就能形成一網路。舉例來說,在時下常用的1〇Base τ或 100BASE T之區域網路(LAN,Local Area Network) 中,即以星狀的拓樸來形成網路;各個終端機可分別連接 至一集線器(hub)或交換器(switch),再與其他的網路節 點或是其他的網路設備(像是其他的集線器、交換器或路 由器)連接,就能集結成一網路’並透過網路上的各種網
200410527 五、發明說明(2) η=各網路節點間交換資料。換 :、=與器或路由器這些網路設備,能把“ 線 卽點連接起來,最後彤谷個早獨的網路 取傻艰成能夠互通資訊的廢女姐1的 終端機的使用去沪古隹丄k ^ . ^ J麗大、,周路,讓各 用者月b在廣大的網路中存取豐富的網路谷 貝项、〇 為了要協調各網路節點間往來的資料,此 各網路節,的網路設備多半具有多個用來交換^ ,接 連接埠,每一個網路連接埠連接於一網路點/复:路 網路設備)。透過一絪敗入而雷玖 4 Λ 、义其他的 ^ 10 、、构路介面電路,廷些網路設備雜处一 由多個不同的網路連接埠向各網路節點傳輸資料訊垆把經 接收由各網路節點發出的資料訊號,達到網路互連的u功並 能。請參考圖一,其顯示了習知之多埠網路介面電路i 功能方塊圖;網路介面電路丨0可以是裝在集線器、交換2 或路由器等網路設備的網路介面電路。在此假設網路^器 電路1 0為八埠的網路介面電路,具有八個網路連接蜂,1 =
別連接於網路拓樸中的八個網路節點1 9 A至1 9 Η (也就是I 端機或其他的網路設備,像是電腦、網路印表機或是其他 的集線器、交換器等等),能同時傳輸訊號資料至這又個 網路節點,並同時接收由這八個網路節點傳來的資料、訊 號。在網路介面電路1 0中,設有一媒體存取電路(MAC, medium access control circuit)l 2及一實體層電路 (PHY) 14,分別用來實現開放系統互連(open system interconnection)架構下媒體存取層及實體層的功能。配 合網路介面電路1 0連接的八個網路節點1 9A至1 9H,實體層
第7頁 417 200410527 五、發明說明(3)
電路1 4中也設有八個訊號電路1 6八至1 6H,分別連接於媒體 存取電路12的訊號埠Spl至Sp8,以處理要傳輸至各網路節 點1 9 A至1 9 Η的訊號’並分別形成對應的訊號^ p 1至m p 8,再 透過傳輸埠2 2 A至2 2騰這些訊號分別傳輸至網路節點1 g a 至19H。由網路節點19A至19H分別傳輸至網路介面電路1Q 的訊號,則會分別經由接收埠24A至24H傳輸至一接收電路 1 8,在經過訊號處理後,再回傳至媒體存取電路1 2。換句 話說,傳輸埠22A、接收埠24A合起來就形成一網路連接 埠,能以雙工(duplex)的方式傳輸、接收網路節點^八的 資料、訊號;同理,接收埠24B、傳輸埠22B形成網路介面 電路1 0對網路節點1 9 B收發訊號的網路連接埠,以此類 推。
除了處理訊號傳輸的訊號電路1 6 A至1 6 Η、用來處理訊 號接收的訊號電路1 8外,習知實體層電路丨4中還設有一時 脈產生器14,用來產生一時脈CLK0,以協調實體層電路14 中各功能方塊的運作,尤其是訊號電路16八至16H。對應 地,訊號電路1 6A至1 6H也分別設有一時脈端25,以接收時 脈CLK0之觸發而同步運作。時脈產生器丨4可以是一鎖相回 路,電連於媒體存取電路12,以根據媒體存取層電路丨2產 生的f考時脈CLKrO來產生一同步的時脈CLK〇。換句話 說,藉由對參考時脈C L K r 0的控制,媒體存取電路丨2就能 控制實體層電路14運作的時脈,尤其是對各網路節點19A 至1 9 Η收發訊號的時序。作為一鎖相回路,時脈產生器^ 4
第8頁 200410527 五、發明說明(4) 中設有一相位偵測器P D 0、一充電電路(c h a r g e punip)CP0、一震盪器VCOO,也可選擇性地加上一 D I V 0。相位積測器p D 0用來偵測參考時脈。[κ r 及…,並產生一誤二= 電路CP0可將誤差訊號Se0轉換為一電壓的控制訊/ ,電 ,是利用誤差訊號SeO控制一電流源的電流大小/°並ς ,vcoo能產生時脈(震盪時脈)cu〇,並根的 :=Ϊ 後…震㈣脈CLKd· CLKdO與參%時脈門產生/ 1 :再度根據震盪時脈 的頻率,最終使時脈來修正時脈CLK〇 考時脈CLKrO同步0付以和媒體存取電路1 2產生的參 描述實;層電路“間協調運作的情形可 19H的資料,會由媒辦^電士路1〇傳輸至各網路節點19A至 包括將資料附加上俨通存^广2加以封裝以形成封包, 裝置之# U ^ ^ ‘碩(錯誤檢查碼及相關實體 等,方#封勺^疋媒體存取控制位址,MAC addreSS)等 點1 9A至1 秘,路上的傳輸。要傳輸至不同網路網路節 至16H (像是要傳匕於會$分別傳〃輸至各個對應的訊號電路I" 1 β Arh ^ ^ X 别至網路節點1 9A的封包會由訊號電路 ^ 各對應的訊號電路對封包進行必要的訊
zuu^-iu^z/
號處理, 100BASE 驅動,使 由對應傳 網路節點 1 8予以適 資料,並 進行還原 至各網路 透過對應 同時將 理,各網 網路介面 ( encode^ ^ 訊°號\右/±的MLT3編碼)及適當地調變、訊號 輸^ ί ώ種的驅動能力及較佳的訊號波形,可 傳於5么專輸線順利地傳輸至各網路節點。由各 土 ΐ i、、周路介面電路10的訊號,則會由接收電路 二 碼、解拌碼或解調變,還原為封包形式的 二、至媒體存取電路12,由媒體存取電路丨2將其 =理,,得封包中的資料。在實際實施時,傳輸 :=的訊號mpl至mp8會以差動訊號的形式,分別 輸埠以傳輸線(像是絞線對,t w i s t e d p a i r 兩,互為反相的訊號傳輸至對應的網路節點。同 路節點也是以互為反相的兩個訊號將資料傳輸至 電路10的對應接收埠24A至24H。 請參考圖二(並同時參考圖一)。圖二為習知網路介 面電路1 0於各傳輸埠22A至22H傳輸之訊號mpl至mp8,以及 時脈C L K 0波形時序之示意圖;圖二之橫軸即為時間;各訊 號波形之縱軸為訊號大小。在此假設各訊號電路1 6人至1 6 Η 為升緣(r i s i n g e d g e )觸發之訊號電路;也就是說,各訊 號電路在由各自之時脈端2 5接收一觸發之時脈後,該時脈 的升緣會觸發各訊號電路進行相關的訊號處理,並產生出 一筆資料。如圖一所示,由於習知之網路介面電路1 〇中, 各訊號電路1 6A至1 6Η皆同步地由時脈CLK0觸發,各訊號 mpl至mp8可能會在同一時間發生資料轉態(transit ion),
200410527 發明說明(6) 由 筆資料轉悲至另一筆資料。舉例來說,如圖二所示, 時脈CLK0於時點tpO會由低位準升高至高位準而產生一升 緣,訊號mpl中傳輸的資料也由一筆數位「〇」的資料(也 就是一位元的資料)轉換為一筆數位「1」的資料。同 理’在時脈CLK0在時點tpl的升緣,訊號mpl也會由一筆數 位「1」的資料轉態為次一筆數位「〇」的資料;時脈CLK〇 在時點tp4的升緣則在訊號mpl由一筆數位「〇」的資料觸 發出另一筆數位「0」的資料。在習知的網路介面電路1 〇 中,由於各訊號電路16A至16H都由同一時脈CLK0所觸發, 所以各訊號電路要傳輸至各網路節點的訊號mpl至mp8 ^ 會在同樣的時間發生資料轉態。如圖二所示,各訊號瓜 至rap8都會在時點tpO的升緣由一筆數位r 〇」的資料轉熊 為一筆數位「1」的資料;在時點tp8的升緣,訊號mp3至 πΐρ8會由數位「1」的資料轉態為數位「〇」的資料;以此 類推’訊號mpl至mp6在時點tpl 1的升緣會由數位r 1 資料轉態為數位「〇」的資料,等等。 」、 如技藝人士所知,各訊號電路16八至16H要將訊號 至mp8透過傳輸線傳輸至對應的網路節點丨9A至1 9H時, 有足夠的驅動能力,才能將各訊號中各筆位元的資 鉍由傳輸線傳輸至遠端的網路節點。舉例來說,訊號、| UA在時點tpO有一資料轉態,要在傳輸數位「〇」之"路 後再傳輸一數位「1」之資料至網路節點19A;此時訊、y、 路16A就要透過傳輸埠2^以大電流來驅動(drive)傳^^1
第11頁 200410527 五、發明說明(7) 2 2 A、網路節點 1 q a k y a 上的電壓由原來數位H/能快速地將整條傳輸線 位準。相對地,曰順二」將的值低上準拉高至數位「L的高 11 + λΓ員利將傳輸線上的訊號拉至高位準, =1路m所需的訊號驅動力就能大幅減少, 古次粗絲处从Γ得輸線的鬲位準。像在時點tpA,沒 钕^右徂Ξ、產生,實體層電路1 4整體的耗電變化最少, ΐΐK?上震/ (p°wer b_ce)產生。另-方到 電’才:將傳輸 1 輸線放 j ί理,f他的汛唬電路166到16H,也要在各對鹿戒$ t生::轉悲日寺’以大電流變化來驅動訊號透過傳;線;; 輸至退端的對應網路節點。然而,由於圖一中知、夕 網路介面電路10是以單一時脈CLK0來同時觸發各i L ς 3 路1 6Α至1 6Η,所以各個訊號電路皆在同樣的時 =^ 時脈CLK0的升緣)發生資料轉態,並要在同一二= 流來分別驅動對應的資料轉態。由於各訊號電路者=^, 一時間引用大功率的電流來驅動訊號,會突然增加 : 電路14的總體功率需求,並引起供電震盪(p〇wer 一曰 bounce)。一般來說,網路介面電路1〇是以外部 壓來供應其所需的功率;若是網路介面電路1〇中 ^ 路1 6 A至1 6 Η為了要驅動資料轉態而在同一時間姆力σ =電 求,外部的直流偏壓會無法平順地立即回應此J Τ需 而造成響應上的漣波(r i ρρ丨e ),使該直流偏壓無法^持對
第12頁 200410527 五、發明說明(8) 網路介面電路1 0的穩定功率供應,連帶地危及各訊號電路 1 6 A至1 6 Η的正常運作。尤其是當網路介面電路1 〇剛開始運 、 作時,會發出鏈結脈波(1 i n k p u 1 s e s )傳輸至各網路節點 以和各網路郎點建立同步之聯繫,在建立鍵結初期便會發 生較嚴重的供電震盪,因為各訊號mpl至mp8都會同時發生 相同的資料轉態,並在同一時間增大功率需求以驅動資料 轉態,像是在圖二中由時點tpO至tp7的這段時間所示的。 即使各訊號mpl至mp8稍後會傳輸不同的資料,但還是會有 相當大的機率有數個訊號同時發生資料轉態而產生不小的 供電震盪,像是在時點tp8,有六個訊號mp3至mp8會同時 發生資料轉態。 除了引起供電震盪之外,習知網路介面電路丨〇同時觸 發之資料轉態,還容易引發各訊號電路、傳輸線間的串響 (cross-talk)。舉例來說,在時點tp0,訊號印丨至mp8/ 時都要由低位準升高至高位準,由於訊號電路1 6 A、丨6 β之 間的相長性電氣耦合,訊號mpl會耦合到訊號mp2在同一時 間升尚位準的部分能量,使訊號mp 1之訊號位準可能上升 到比數位「1」標準高位準還高的位準,如圖二中虛線波 形27a所示。換句話說,在升高到代表數位「丨」的預設位 準後,訊號mpl之訊號位準還會因電氣耦合而繼續上升, 並超過線路額定的訊號位準,損壞訊號電路。同理,在時
200410527 五、發明說明(9)
點t p 9,訊號m p 2要由高位準轉換至低位準,同時間訊號 m p 3也要由低位準轉換為高位準;訊號m p 2在拉低至低位準 的過程中,會因為耦合到訊號mp3位準升高的部分能量而 無法真正降低到代表數位「0」的標準低位準(或要用較 長的反應時間才能降低到數位「0」的標準低位準),如 虛線波形2 7 b所示;而訊號m p 3也可能因為部分的能量被搞 合至訊號mp2而無法真正升高到代表數位「1」的標準高位 準(或要用較長時間才能升至高位準),如虛線波形2 7c 所示。一旦訊號mpl至mp8的波形發生上述的失真及延遲, 就會導致資料誤判(像是將數位「0」之資料錯誤地變為 數位「1」之資料)、訊號時序難以同步等等對網路資料 傳輸不良的影響。
總結上述討論可知,由於習知之多埠網路介面電路1 0 是由同一時脈觸發要傳輸至不同網路節點的訊號,使得各 訊號會在同一時間同步地發生資料轉態,導致供電震盪及 串響的不良效應,使得習知的網路介面電路會有功率不 穩、訊號波形失真等等缺點。尤其是現代對網路資料傳輸 速度的要求較高,使得單位時間内要傳輸的位元資料增 加,相當於增加單位時間内的資料轉態;對習知的網路介 面電路1 0來說,功率由震盪後恢復平穩的時間餘裕就更形 縮短,相對地供電震盪的情形就會更加嚴重。因為要快速 地驅動資料轉態,各訊號電路驅動訊號所需的能量更大, 同時資料轉態所引起的供電震盪、電氣耦合乃至於波形失
第14頁 200410527 五、發明說明(ίο) 真,也就會變得更明顯。 發明内容: 因此,本發明之主要目的,在於提供一種以不同相位 之時脈觸發各訊號電路傳輸訊號之網路介面電路及相關控 制方法,以使要傳輸至各網路節點的訊號不會同時發生資 料轉態(transition),減少供電震盪及串響的不利影響。 在習知技術中,各個用來產生傳輸訊號的訊號電路都 以一相同的時脈觸發,使得各訊號會同時發生資料轉態, 會導致供電震盪及串響,使得習知網路介面電路不能穩定 地工作,並造成網路資料傳輸波形失真、延遲及誤傳等負 面影響。 在本發明中,不同的訊號電路係根據不同相位的時脈 加以觸發,使得各訊號電路要傳輸至各網路節點的訊號不 會在同一瞬間發生資料轉態,也因此本發明之網路介面電 路不會有功率需求瞬間突增的現象,避免供電震盪的發 生;而在資料轉態瞬間因電氣互耦產生的串響現象也得以 大幅減輕。 實施方式:
第15頁 200410527 五、發明說明(π) 請參考圖三。圖三為本發明多埠網路介面電路3 0功能 方塊之示意圖。網路介面電路3 0可用在像是交換器、集線 器或是路由器等等的網路設備中’用來與多個網路節點交 換資料、訊號。在圖三中的實施例中’亦假設網路介面電 路3 0為一八埠的網路介面電路,以八個網路連接埠分別與 八個網路節點39A至39Η交換資料。網路介面電路30中亦設 有一媒體存取電路3 2及一實體層電路34。媒體存取電路22 用來控制網路傳輸的進行。實體層電路3 4中設有一時脈產 生器4 0、一接收電路3 8以及八個訊號電路3 6 Α至3 6 Η。訊號 電路36Α至36Η分別用來產生訊號ml至m8,並分別透過傳輸 埠42A至42H將各訊號ml至m8傳輸至對應的網路節點39A至 39H。由網路節點39A至39H回傳至網路介面電路30的訊 號’則會分別由各接收埠43A至43Η傳輸至接收電路38,並 在訊號處理後回傳至媒體存取電路32。訊號電路36Α至36Η 分別設有一時脈端45,用來接收一時脈的觸發以協調各訊 號電路之運作 位的時脈c 1至 為了配合這樣 路3 2由時脈端 c8 〇 路36A至36H可 是由單一時脈 生器4 0也可依 脈C L K r,產生 分別由不同相 統一地觸發。 據媒體存取電 各時脈cl至 。其中各訊號電 c8來觸發,而不 的機制,時脈產 CK輸出的參考時 網路介面電路3 0運作的 中網路介面電路丨〇的運作原 輸至各網路節點的資料封裝 情形可描述如下。類似於圖一 理,媒體存取電路3 2可將要傳 為封包,透過各網路連接埠S1
第16頁 200410527 五、發明說明(12) 至 至
S 8分別傳輸至對應的訊號電路3 6 4至3 6 Η。訊號電踗 3 6 Η會根據媒體存取電路3 2傳來的控制指令對各 6 A 行訊號處理(像是拌碼、編碼或調變)及訊號驅匕進 別在時脈cl至c8的觸發之下,產生訊號…至m8, ^分 應的傳輸埠42A至42H將訊號“至m8分別傳輪至各個網=, 點39A至39H。由各網路節點39八至39H傳輸至網路介面節 30的訊號會經由各接收埠43A至43H傳至接收電路 ,路 收電路38進行解編、解拌碼或解調等訊號處理以還原, 包$式的資料,回傳至媒體存取電路32。媒體存取電| f 就旎對每些封包進行解封裝,取出其中的 2 42= 42H,連同接收蟀43^43Η,就分別 5 =二 駄39Α至39Η收發資料的網路連接埠。 』路即 本發明中之訊號電路36Α至36Η可分別以不同相位之時 ,cl至c8予以觸發,使各訊號“至“資料轉態發生的時間 付以錯開。關於此種運作機制,請參考圖四(及圖三)。’ 圖四為本發明於=實施例中,各訊號“至m8、對應時脈q 至c8波形時序之不意圖;圖四之橫軸為時間,各訊號波形 之縱軸為波形的大小。在圖四的實施例中,時脈產生器4〇 係依據參考時脈CLKr產生出八個頻率(週期)相同、但相 位互異的時脈cl至c8,分別用來觸發訊號“至^之產生。 這樣一來,各訊號„!1至m8資料轉態發生的時間也會互相錯 開。舉例來說,如圖四所示,時脈c卜“具有相同的週期 T,但時脈c 1、c 2間具有相位差,此相位差於波形反映出
第17頁 200410527 五、發明說明(】3) 來的就是時間上的延遲。就像 c2的升緣相互間右砗胬以沾〇 = = ψ所“不的,時脈cl、 2資料鏟处族4夺’又以的k遲時間差,因此,訊號ml>5 在 時 時間也會有時段td的延遲,·如圖四中 ,脈cl的觸發下(此處亦假設中, 點to有-資料轉態、,由一筆數位冗觸” ^逮nu在 2^ ::數位「lj的資料;而在時脈」c2的觸發下貝:ί 料:m會延遲時段td,在時點t〇+td才會發生ΐ H μt 數位「°」的資料轉態為-筆數位「ιΛ 傳浐數:5f 5兒,當訊號ml數位「〇」< 資料傳輸完而要 專輪數位丨」的資料時,訊號m2還在傳輸同一筆數:要 」的資料,不會在同一時間發生資料轉態。同理, 公二3間亦具有相位差(同樣反映為時段td的延遲時夺門 =f =2、m3資料轉態發生的時間也會有時段td的時二 :如圖四所不,繼訊號m2在時點t〇 + td發生資 訊號m3在時點t0 + 2td才會發生資料轉態,由'一筆數% 的實」Λ資:”、為數位「lj的資料。以此類推,ί = ,ΐ脈cl至c8兩兩之間均具有時段切的時間差 3會’,Si,1至m8資料轉態發生的時 就會在同時間發生資料轉態。 避充谷几 只要各訊號ml至m8不會在同一時間發生資 =】3 3似3隱不會在同一時間增大功率需1 貝枓轉悲,也就能避免供電震盡。如前所$ 第18頁 200410527 五、發明說明(14)
生資料轉態時,對應訊號電路訊號的功率需求就會大增’ 以便增加訊號驅動的能力’驅動資料轉態。若像習知技術 一樣,各訊號都在同一時間發生資料轉態,各訊號電路的 功率需求就會同一時間增加’使習知網路介面電路1 〇總體 功率需求瞬間突增,導致供電震盪。相較之下,本發明能 錯開各訊號資料m 1至ιπ8資料轉態發生的時間,連帶地各訊 號電路3 6 Α至3 6 Η就不會同時增加功率需求,網路介面電路 3 0總體功率需求也會平均地散佈在時域,不會在某一時刻 突然暴增,進而避免供電震I °同理,由於各訊號ml至m8 資料轉態之時間錯開,各訊號資料轉態期間因電氣能量互 耦而造成的串響也得以避免’使本發明中各訊號的波形能 較符合理想波形,也不會有額外的延遲。特別是對於晶片 設計中電磁干擾(EM I )的問題也可以獲得顯著的改善;隨 著單位時間内驅動電流的變化率降低,晶片中的電磁干擾 也會隨之降低。在實際實施時,各時脈c 1至c 8間相位差的 大小(也就是時段td的長短)可視功率響應、串響影響的 程度及週期T之長短來決定。舉例來說,若在某一訊號電 路因應資料轉態而增加功率需求後,對網路介面電路3 〇之
功率供應能在一時段ts後恢復平穩,那麼時段t(^要略大 於時段ts,就能大幅減少供電震盪的情形。同理了若在某 一訊號發生資料轉態後’只要再經過一時段ts2,該訊號 ,暫態對其他電氣辆合之影響程度就能大幅減少,那 =只要時段td=大於時段ts2,就能大幅減輕串響的影 響。而圖四中實施例各時脈間相互的相位差也串不一定要相
第19頁 429 200410527 五、發明說明(15) 以和時脈c c 3間的相位 同,像時脈c;l、C2間的相位差 差不同。 請參考圖五(並一併參考 — 實施例中,訊號ral至㈣、時脈:本發明第二 同圖四的圖例,圖五的橫軸為n:序的示意圖; 為波形大小。在此實施例中,時 11 k、時脈的縱軸 相異的時脈,其中時脈C卜c^发脈產生器4 0產生四組相位 的時脈,時脈C 2、C 6為同頻同:同頻率(同週期)同相位 c8為另兩組同頻率同相位位的時脈’ 。3、(:7及c4、 差,反映為時段ta的延遲時間、。各組時脈間則互有相位 的升緣與時脈c2、c6的升绫^蛀如圖五所示,時脈cl、 ,緣與時脈。2、C6間的;= =延c〗 ^ ra5 與訊號 m2、觸 m,在圖五中,訊號“、心在時脈=;觸 在時點m低位準的數位「。」 τ觸 數位「1」,訊號m2、m6在時脈c2、c6的觸發下了二 ,時段ta,在時點ti + ta才會發生資料轉態,由位曰「 =資料轉態為數位「丨」的資料。同理,訊號心、…則^ =延遲至時點tl+2ta時才發生資料轉態。若是對網路曰 電路30的功率供應能力較佳,能穩定地應付容許數個 電路在同一時間增高的功率需求,就可採用圖五中的^ =
Μ 200410527 五、發明說明(16) 例,以數個訊號電路為一組(圖五實施例是以兩個訊號電 路為一組),以同相位的時脈觸發同一組中的不同訊號電 路。在這種實施例中,時脈產生器4 〇所要產生的相位相異 ,脈之個數就可減少,在規劃各時脈間相位差(也就是時 段t a=長紐)時也會較有彈性。但本實施例還是能避免多 Ϊ 1所有)訊號電路同時增加功率需求所引起的供電震 =訊於ί ί實施例可確實掌握同一時間内會增加功率需求 面雷2卩ηα之數目,也能較為精確地設計、規劃對網路介 内最多尸右功率供應。以圖五中的實施例來說,同一時間 動資料轅自t ^組内的兩個訊號電路會增加功率需求以驅
會驅動訊;,譬如說在時點U最多只有訊號電路36A、36E 就能較佳=I m5中的貪料轉態),這樣一來電路設計者 求。相較之ΐ本發明網路介面電路3 0在各時間的功率需 八個訊號雷敗⑧習知之網路介面電路1 〇在同一時間可能有 要驅動資料餘ΐ驅動資料轉態,也可能僅有一個訊號電路 路設計、賴 ^ ’由於功率需求的不確定性較大,增加電 五所示的實二二=困難。另外,在實際實施本發明類似圖 號電路為—:^時’可選擇佈局較遠的兩個(或數個)訊 較近的線路i合=同一時脈觸發。串響的電氣耦合在佈局 在佈局較遠 P t較強烈’造成的負面影響也比較大。若 一時間發生資===號電路以同一時脈觸發,即使會在同 串響的影继处=轉態’不同線路間的電氣耦合也較小,使 等恥有效降低。 、
200410527 五、發明說明(17) 凊繼績參考圖六(並一併參考圖三)。圖六為圖三中 ,脈產生器4 0—實施例之功能方塊示意圖。在此實施例 中,時脈產生器4 0中設有一相位偵測器pD、一充電電路 cp ' 一震盪器VC0以形成一鎖相回路,並可選擇性地加上 二除頻is D I V。類似於圖一中的時脈產生器2 〇,時脈產生 ,4 0亦是根據媒體存取電路32提供的參考時脈π。來產生 時脈cl至c8,以觸發各訊號電路36人至36[1產生訊號“至 時脈產生器40的工作原理可描述如下:相位偵測器pD :,測一時脈CLKd與參考時脈CLKl^頻率或相位的誤差, 料虚生一誤差訊號Se ;充電電路CP會根據誤差訊號Se產生 ^應的電壓控制訊號Sc ;震盪器vc〇可震盪出一時脈(一 ,盪時脈)CLK,並根據控制訊號Sc來調整時脈CLK的頻率 、^。時脈CLK經過除頻器di v除頻後產生的時脈CLKd就會 ,授至相位债測器PD,再根據時脈cLKd及參考時脈CLKr間 主頻率、相位間的誤差反覆修正時脈CLK的頻率,最後使 曰、脈CLK得以和參考時脈CLKr同步。在時脈產生器4〇中, f盪器vco可用環式震盪器來實現,像圖六中的震盪器vc〇 ^以五個互相串連的反相器48形成一典型的環式震盪器, 控制訊號Sc可控制每個反相器反相輸出的延遲時間,以控 制此環式震蘯器產生的時脈CLK之週期。而本發明即可利 用此環式震盡器中每個反相器4 8的輸出來產生不同相位的 ^ ^。如圖六所示,圖六中繪出之時脈CKa至CKe的波形即 為震盘器VCO中各反相器輸出的訊號波形(各波形的橫軸 為時間,縱軸為波形大小),可看出各時脈CKb至cKe之升
第22頁 (18)200410527 五、發明說明 緣相對於 的延遲時 形中標出 舉例來說 即為時脈 例來說, 至 c8), 或四個 同相位的 也可另以 進入反相 時脈CKa之升緣分別具有時段tc、2tc、3tc^4tc 間(也就是相對於時脈CKa的相位差)。圖六波 的時段tg,即為一反相器反相輸出的延遲時間; ,時脈CKa經過一反相器48延遲反相輸出的結果 C K d。在使用圖六中的配置來實現本發明時,舉 可取用時脈CKa至CKd分別做為時脈cl至c4 (及c5 即可實現本發明於圖五中的實施例。另外,要實 的實施例,則可在震盪器vco中串連九個反相器 差動驅動、差動輸出的反相器)以產生出八個不 時脈。圖六中要於各反相器4 8中取出各時脈時, 緩衝器5 0來增加各時脈的驅動能力,並防止雜訊 器48所在的鎖相回路中。 訊號 高功 瞬間 轉換 形失 下, 驅動 發生 盪, 質。
總結來說, 的多個訊號 率需求以驅 突增,導致 時,還會因 真、延遲等 本發明的多 不同的訊號 的時間,使 也能大幅減 在 100BASE 在習知的多埠網路介 電路受同一時脈的觸 動傳輸訊號中的資料 供電震遗;且各訊號 電氣能量錯誤地輛合 等對網路訊號傳輸不 埠網路介面電路中係 電路,能錯開不同訊 得功率需求不會突然 少串響的影響,維護 T的區域網路架構中 面電路中,用來傳輸 發’會在同一時間提 轉癌、’造成功率需求 電路在同時驅動訊號 而引發傳輪訊號的波 利的影響。相較之 =不同相位的時脈來 ^在傳輪時資料轉態 f增,避免供電震 ,、’、罔路訊號傳輸的品 專輪至網路節點的
第23頁 433 200410527 五、發明說明(19) 訊號會以MLT-3的編碼方式編碼為具有「-1」、「0」及 「1」三種數位資料的訊號,但本發明之精神仍可使用於 1 OOBASE T網路架構下的多埠網路設備,避免網路設備中 電路的供電震盪及串響。 以上所述僅為本發明之較佳實施例,凡依本發明申請 專利範圍所做之均等變化與修飾,皆應屬本發明專利之涵 蓋範圍。
第24頁 200410527 圖式簡單說明 圖式之簡單說明: 圖一為一習知多埠網路介面電路之功能方塊圖。 圖二為圖一中網路介面電路運作時各埠傳輸訊號及相 關時脈之波形時序圖。 圖三為本發明多埠網路介面電路之功能方塊圖。 圖四為圖三中網路介面電路控制時脈及相關訊號於一 實施例中之波形時序圖。 圖五為圖三中網路介面電路控制時脈及相關訊號另一 實施例中之波形時序圖。 圖六為圖三中時脈產生器一實施例之功能方塊圖。 圖式之符號說明: 10- 30 網 路 介 面 電 路 12> 32 媒 體 存 取 電 路 14、 34 實 體 層 電 路 16A -16H、 36A-36H 訊 號 電 路 18、 38 接 收 電 路 1 9A -19H、 39A-39H 網 路 即 點 20^ 40 時 脈 產 生 器 22A-22H、 42A-42H 傳 m 埠 24A -24H、 43A-43H 接 收 埠 25^ 45 時 脈 端
第25頁 200410527 圖式簡單說明
CL1 27a-27c 虛線波形 48 反相器 CLKrO、 CLKr 參考時脈 CKO、 CK 時脈端 PDO、 PD 相位偵測器 CPO、 CP 充電電路 VCOO^ VCO 震盪器 DIVO、 DIV 除頻器 Se0、Se 誤差訊號 Sc 0、Sc 控制訊號 Spl-Sp8' S1-S8 訊號埠 mpl-mp8、 m1-m8 訊號 T 週期 Td ' t a、t d 時段 tpO-tpl1、tpa、 to-t 1 時點 CLKO、 CLKdO、 cl -c8、 CLKd、 CLK、 CL8 時脈 CKa-CKe 第26頁
Claims (1)
- 200410527 六、申請專利範圍 1. 一種網路介面電路,用以與複數個網路節點通訊; 該網路介面電路包含有: 一第一訊號電路,用來根據一第一時脈產生一第一訊 號; 一第二訊號電路,用來根據一第二時脈產生一第二訊 號; 一第一傳輸埠及一第二傳輸埠,分別用來將該第一訊 號及該第二訊號傳輸至該些網路節點;以及 一時脈產生器,用來產生該第一時脈及該第二時脈, 而該第一時脈與該第二時脈間具有一預設之相位差。2. 如申請專利範圍第1項之網路介面電路,其中該時脈 產生器包含有: 一相位偵測器,用來偵測一參考時脈與一震盪時脈間頻率 或相位的誤差並產生一對應的誤差訊號; 一充電電路(c h a r g e p u m p ),電連於該相位偵測器,用來 根據該誤差訊號產生一控制訊號;以及 一震盪器,電連於該充電電路,用來根據該控制訊號調整 該震蘯時脈的頻率。3. 如申請專利範圍第2項之網路介面電路,其中該震盪 器為一環式(ring oscillator)震蘯器,其包含有:複數 個反相器,每一反相器用來將另一反相器輸出的訊號反相 並延遲一延遲時間以產生對應的輸出訊號;該震盪器可根第27頁 200410527 六、申請專利範圍 據該控制訊號調整各反相器的延遲時間,並以該些反相器 中之一反相器的輸出訊號作為該震盪時脈。 i.路;路,用以與複數個網路節點通訊;該 一鎖相回路,用以接收一外部參考時脈 時脈,而該些時脈間彼此具有一預設之相位差;旻數個 複數個訊號電路,耦接至該鎖相回路,用以 時脈分別產生複數個傳輸訊號;以及 Κ康Μ二 複數個網路連接埠,耦接至該此 些傳輸訊號分別傳輸至該些網路節點。〜―,以將该 5.如申請專利範圍第4項之網路介面電路,並 回路包含有: 中β鎖相 —相位價測器,用來伯測該外部參考時脈 ,率或相位的誤差並產生一對應的誤差訊號;震盪寺脈間 —充,電路(charge pump),電連於該相位偵測器,用來 根據該誤差訊號產生一控制訊號;以及 震盈器,電連於該充電電路,用來根據該控制訊號調整 該震盈時脈的頻率。 6 · 如申請專利範圍第5項之網路介面電路,其中該震盪 器為一環式(ring oscillator)震盪器,其包含有:複數 個反相器,其彼此串接,每一反相器用來將另一反相器輸200410527 六、申請專利範圍 出的訊號反相並延遲一延遲時間以產生對應的輸出訊號; 該震盪器可根據該控制訊號調整各反相器的延遲時間,並 以該些反相器中之一反相器的輸出訊號作為該震盪時脈。 7. 如申請專利範圍第6項之網路介面電路,其中該控制 訊號係提供各反相器一實質相同之延遲量。 8. —種降低一實體層電路之電磁干擾之方法,包含下列 步驟:接收一外部參考時脈以產生複數個時脈,該些時脈具 有一相同頻率,而彼此間具有相位差; 根據該些時脈分別地產生複數個傳輸訊號;以及 將該些傳輸訊號分別地傳輸至複數個網路節點。 9. 如申請專利範圍第8項之方法,其中該些時脈間彼此 具有一實質相同之相位差。第29頁
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW091135336A TW589831B (en) | 2002-12-05 | 2002-12-05 | Multi-port network interface circuit and related method for triggering transmission signals of multiple ports with clocks of different phases |
US10/249,496 US7269240B2 (en) | 2002-12-05 | 2003-04-15 | Multi-port network interface circuit and related method for triggering transmission signals of multiple ports with clocks of different phases |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW091135336A TW589831B (en) | 2002-12-05 | 2002-12-05 | Multi-port network interface circuit and related method for triggering transmission signals of multiple ports with clocks of different phases |
Publications (2)
Publication Number | Publication Date |
---|---|
TW589831B TW589831B (en) | 2004-06-01 |
TW200410527A true TW200410527A (en) | 2004-06-16 |
Family
ID=32466583
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW091135336A TW589831B (en) | 2002-12-05 | 2002-12-05 | Multi-port network interface circuit and related method for triggering transmission signals of multiple ports with clocks of different phases |
Country Status (2)
Country | Link |
---|---|
US (1) | US7269240B2 (zh) |
TW (1) | TW589831B (zh) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100521597C (zh) * | 2003-05-01 | 2009-07-29 | 三菱电机株式会社 | 时钟数据恢复电路 |
US7102403B2 (en) * | 2005-02-03 | 2006-09-05 | Mediatek Incorporation | Clock recovering circuit utilizing a delay locked loop for generating an output clock locked to an analog input signal and related method thereof |
US8363559B2 (en) * | 2006-09-25 | 2013-01-29 | Lantiq Deutschland Gmbh | Method and system for providing information for recovering a clock frequency |
KR101325741B1 (ko) * | 2007-08-07 | 2013-11-08 | 한국과학기술원 | 네트워크 부호화 장치 및 방법 |
US8385474B2 (en) | 2007-09-21 | 2013-02-26 | Qualcomm Incorporated | Signal generator with adjustable frequency |
US8446976B2 (en) * | 2007-09-21 | 2013-05-21 | Qualcomm Incorporated | Signal generator with adjustable phase |
US7965805B2 (en) * | 2007-09-21 | 2011-06-21 | Qualcomm Incorporated | Signal generator with signal tracking |
JP6241156B2 (ja) * | 2013-09-11 | 2017-12-06 | 株式会社ソシオネクスト | 並列データを受信するために使用するクロックの位相を決定する方法、受信回路及び電子装置 |
CN104852464B (zh) * | 2014-02-19 | 2018-01-23 | 台达电子企业管理(上海)有限公司 | 同步信息的传输装置和方法及具有该装置的电力电子设备 |
JP6476659B2 (ja) * | 2014-08-28 | 2019-03-06 | 富士通株式会社 | 信号再生回路および信号再生方法 |
US9727077B2 (en) * | 2015-10-08 | 2017-08-08 | Arista Networks, Inc. | System for reducing peak electromagnetic interference in a network device |
US10395702B1 (en) | 2018-05-11 | 2019-08-27 | Micron Technology, Inc. | Memory device with a clocking mechanism |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4943857A (en) * | 1987-04-24 | 1990-07-24 | Hitachi, Ltd. | Synchronizing circuit for an external signal and an internal sampling clock signal |
JPH0332132A (ja) * | 1989-06-29 | 1991-02-12 | Canon Inc | デジタル信号復号装置 |
US5552733A (en) * | 1993-01-19 | 1996-09-03 | Credence Systems Corporation | Precise and agile timing signal generator based on a retriggered oscillator |
US5561398A (en) * | 1995-05-16 | 1996-10-01 | National Semiconductor Corporation | LC-tuned voltage controlled ring oscillator |
US5774701A (en) * | 1995-07-10 | 1998-06-30 | Hitachi, Ltd. | Microprocessor operating at high and low clok frequencies |
US5872823A (en) | 1997-04-02 | 1999-02-16 | Sutton; Todd R. | Reliable switching between data sources in a synchronous communication system |
US6496555B1 (en) * | 1998-07-22 | 2002-12-17 | Nec Corporation | Phase locked loop |
US6731667B1 (en) * | 1999-11-18 | 2004-05-04 | Anapass Inc. | Zero-delay buffer circuit for a spread spectrum clock system and method therefor |
JP3622685B2 (ja) | 2000-10-19 | 2005-02-23 | セイコーエプソン株式会社 | サンプリングクロック生成回路、データ転送制御装置及び電子機器 |
JP3580242B2 (ja) | 2000-10-25 | 2004-10-20 | セイコーエプソン株式会社 | シリアル/パラレル変換回路、データ転送制御装置及び電子機器 |
GB0026614D0 (en) * | 2000-10-31 | 2000-12-13 | Lsi Logic Europ Ltd | A method and apparatus for estimation of error in data recovery schemes |
KR100369768B1 (ko) * | 2000-12-09 | 2003-03-03 | 엘지전자 주식회사 | 휴대용 컴퓨터에서의 버스 클럭 주파수 제어장치 |
JP2003046377A (ja) | 2001-05-22 | 2003-02-14 | Seiko Epson Corp | リング発振回路および遅延回路 |
US7541845B2 (en) * | 2001-08-31 | 2009-06-02 | Samsung Electronics Co., Ltd. | Signal receiver apparatus and method for detecting logic state represented by an input signal and semiconductor integrated circuit device having the same |
AU2002337152A1 (en) * | 2002-10-10 | 2004-05-04 | Infineon Technologies Ag | Clock signal extraction device and method for extracting a clock signal from a data signal |
US6946753B2 (en) * | 2002-11-14 | 2005-09-20 | Fyre Storm, Inc. | Switching power converter controller with watchdog timer |
-
2002
- 2002-12-05 TW TW091135336A patent/TW589831B/zh not_active IP Right Cessation
-
2003
- 2003-04-15 US US10/249,496 patent/US7269240B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
TW589831B (en) | 2004-06-01 |
US20040109520A1 (en) | 2004-06-10 |
US7269240B2 (en) | 2007-09-11 |
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