TW200306648A - Method for manufacturing semiconductor device - Google Patents

Method for manufacturing semiconductor device Download PDF

Info

Publication number
TW200306648A
TW200306648A TW091138024A TW91138024A TW200306648A TW 200306648 A TW200306648 A TW 200306648A TW 091138024 A TW091138024 A TW 091138024A TW 91138024 A TW91138024 A TW 91138024A TW 200306648 A TW200306648 A TW 200306648A
Authority
TW
Taiwan
Prior art keywords
semiconductor substrate
oxide film
silicon layer
epitaxial silicon
stacked structure
Prior art date
Application number
TW091138024A
Other languages
English (en)
Other versions
TWI230441B (en
Inventor
Jong-Su Kim
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of TW200306648A publication Critical patent/TW200306648A/zh
Application granted granted Critical
Publication of TWI230441B publication Critical patent/TWI230441B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/763—Polycrystalline semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H01L21/823425—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures manufacturing common source or drain regions between a plurality of conductor-insulator-semiconductor structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Element Separation (AREA)
  • Semiconductor Memories (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Thin Film Transistor (AREA)

Description

200306648 ⑴ 玖、發明說· (發明說鶴敘明··發_屬之频躺、先前技術、崎、實施方式期式簡單說明) 發明背景 1. 技術領域 本發明係關於一種製造半導體裝置之方法，具體而言， 係關於一種製造半導體裝置之改良方法，用於藉由最小化 用於界定主動區之裝置絕緣膜所佔用的面積，並且針對單 元格及開關裝置使用該裝置絕緣膜，以達成高度集成的半 導體裝置。 2. 先前技術 傳統裝置絕緣膜屬於渠溝型，並且係沿著谷於形成於一 字線兩側之主動區間的字線設置。 圖1顯示傳統半導體裝置的斷面圖，其中主動區係形成 為I或Z形狀，其中一渠溝型裝置絕緣膜係形成在主動區之 間。 請參閱圖1’用於界定主動區的裝置絕緣膜13係形成在半 導體基板11上。 此處，形成該裝置絕緣膜13的方式為：在半導體基板11上 沈積一觸點區氧化物膜（圖中未顯示）及一氮化物膜（圖中未 顯示）；經由使用一裝置絕緣光罩（圖中未顯示）之光蝕刻製程 ，蝕刻該氮化物膜、該觸點區氧化物膜及一預先決定厚度的 半導體基板11，以形成一渠溝；以及填充該渠溝。 之後，在該半導體基板U的該等主動區中形成一閘電極 17。此處，在該閘電極17與該半導體基板u之間的中形成 一閘氧化物膜1 5。 (2) (2)200306648
形成一低?辰度雜質接合區（圖中未顯示），豆式 該問電㈣當作光罩，以離子植人法將低)濃度雜== 半導體基板11中。 一絕緣間隔19係形成在該閘電極17的側壁上，並且形成 -低濃度雜質接合區（圖中未顯示），其方式為使用該問電極 Π及該絕緣間隔19當作光罩，以離子楂入法將高濃度雜質 植入《半導體基板11中’藉此形成—源極/及極區（圖中未顯 示）。 4 _ 一層間絕緣膜（圖中未顯示）係形成在產生之結構的整 個表面上，並且一源極區接觸填塞物21及一汲極區接觸 填塞物23㈣成以透過該層間絕緣膜而接觸該源極/沒極 區。 如上文所述，製造半導體裝置之傳㈣法的缺點為，因 為渠溝型裝置絕緣膜佔用大幅面積，所以無法達成高度集 成的裝置。為了克服前面的問題’已建議一種製造半導體 裝置之方法’其中會在裝置絕緣區令產生步差㈣ difference),並且絕緣間隔係形成在步差邊界上。然而，所 建議的方法無法提供一接觸邊緣。 發明内容 因此’本發明的目的是提供一種製造半導體裝置之方法 ’其中兩種不同類型主動區以交替方式配置成矩陣形狀， 以便藉由以-間_式在—半導體基板上形成用於界定主 動區的裝置絕緣膜，使大部份傳統裝置絕緣區轉變成主動 區，而使裝置絕緣區最小化。 200306648
為了達成前面提及的本發明目的，本發明提供一種製造 半導體裝置的方法，該方法包括下列步驟：（a)在一半導體 基板上形成一由一觸點區氧化物膜與一氮化物膜所組成的 堆疊結構；（b)藉由將該堆疊結構及該半導體基板蝕刻預先 決定深度以形成渠溝，其中該等渠溝係以矩陣形成交替排 列在該半導體基板中，使該等渠溝不會互相鄰接；（c)在渠 溝側壁上幵> 成一第一絕緣間隔；（d)在渠溝中選擇性形成一 外延矽層，以填充渠溝及向上擠壓成高於該氮化膜；（^使 用由該觸點區氧化物膜與該氮化物膜所組成的該堆疊結構 當做一蝕刻停止層，將該外延矽層平坦化；（f)去除由該觸 點區氧化物膜與該氮化物膜所組成的該堆疊結構，以曝露 該半導體基板，製作出向上擠壓成形的該平坦化外延石夕層 ;(g)在該擠壓成形的外延矽層之側壁上形成一第二絕緣間 隔，使該外延矽層可電氣絕緣於一鄰接半導體基板；^)分 別在該外延矽層與該半導體基板上形成閘氧化物膜圖案； ⑴在每個閘氧化物膜圖案上形成閘電極；以及⑴藉由雜質 植入法，使用閘電極當作光罩，在閘電極的兩側形成一源 極及一沒極。 此外，該第一絕緣間隔包括一由一氧化物膜與一氮化物 膜所組成的堆疊結構。 該第二絕緣間隔包括一由一氧化物膜與一氮化物膜所組 成的堆疊結構。 平坦化該外延矽層的步驟係藉由化學機械拋光法執行。 該半導體基板係當做一使用電晶體當做一個別單元系統 200306648
的顯示轉換裝置。 本發明還提供一種半導體裝置，包括：一半導體基板， 其當做一第一主動區，在該半導體基板上以矩陣形式來交 替形成矩形渠溝。一外延矽層，其當做一第二主動區，填 充渠溝並且向上擠壓，使該外延石夕層的表面上高於該基板 的表面，其中會藉由一介於該外延矽層與該基板之間的第 一絕緣間隔，使該外延矽層電絕緣於該基板，並且藉由一 形成於該擠壓成形之外延矽層之兩側上的第二絕緣間隔， 使該擠壓成形的外延矽層電絕緣於該基板；一閘電極圖樣 i，其形成在該第一主動區與該第二主動區上，以插入一閘 氣化物，以及源極區和沒極區’其位於該第一主動區與該 第二主動區中之閘電極的兩側。 該第一絕緣間隔包括一由一氧化物膜與一氮化物膜所組 成的堆疊結構。 該第二絕緣間隔包括一由一氧化物膜與一氮化物膜所組 成的堆疊結構。 另一方面，現在將說明本發明的原理。 形成渠溝的方式為，在一半導體基板上蝕刻用於界定矩 形主動區的矩形裝置絕緣區，並且使用位於渠溝底部的半 導體基板當作晶種’生長一選擇性外延生長層，以填充渠 溝。此外，在形成該選擇性外延生長層之前及之後，會在 該裝置絕緣區與該主動區之間形成絕緣間隔。 結果，絕緣間隔被定位在由該裝置絕緣區中之該選擇性 外延生長層所組成的主動區與由該半導體基板所組成的主 200306648
(5) 動區之間的邊界上，藉此形成矩陣形狀的主動區，以致該 等主動區互相分隔’並且相同的主動區不會互相鄰接。因 此，裝置面積被降至最低限度，並且每個電晶體都可以當 做個別的單元系統，例如，顯示轉換裝置。 此外，通過该等各別主動區之字線的一端係當做源極， 而該字線的另一端係當做汲極。該汲極係當做鄰接字線的 源極。 實施方式 · 現在將參考附圖來詳細說明根據本發明較佳具體實施例 製造半導體裝置之方法。 圖2a到2g顯示用於解說根據本發明較佳具體實施例之半 導體裝置製造方法之連績步驟的斷面圖（以圖讣所示之線 條I I為例的斷面圖），以及圖㉛和2丨分別顯示以圖3b所示之 線條IMI和ΙΙΙ_ΙΠ為例的斷面圖。 請參閱圖2a，在一半導體基板31上形成一由一觸點區氧 化物膜33與一第一氮化物膜35所組成的堆疊結構，在該堆 疊結構上形成一光阻膜圖案3 7。 此處，使用矩形矩陣型曝光光罩，經由曝光及顯影製程 來形成該光阻膜圖案37 ,以致要蝕刻成為渠溝之第一區的 一側與未要蝕刻之第二區的一側互相鄰接，並且該等第一 區與該等第二區各自都不會互相鄰接。 請參閱圖2b，形成矩形渠溝39的方式為，蝕刻由該觸點 區氡化物膜3 3與該第一氮化物膜3 5所組成的堆疊結構，以 及使用光阻膜圖案37當做光罩以蝕刻一預先決定厚度的半 200306648
(6) 導體基板3 1，然後去除殘餘的光阻膜圖案3 7。 請參閱圖2c，在該渠溝39的表面上形成一第一熱氧化物 膜41 ’然後在包含該渠溝39表面的成形結構的整個表面上 形成第二氮化物膜43。 請參閱圖2d，回蝕第二氮化物膜43及第一熱氧化物膜41 。此處，會以相對於半導體基板31之垂直方向來執行蝕刻 製程，並且會去除位於渠溝39底端的第二氮化物膜43及第 一熱氧化物膜41，以曝露位於渠溝39底端的半導體基板3 1 ’並且在渠溝3 9的側壁構成一絕緣間隔，該絕緣間隔具有 一由該第一熱氧化物膜41與該第二氮化物膜43所組成的堆 疊結構。 請參考圖2e，使用位於渠溝3 9底端之半導體基板31的曝 路部位當做晶種，選擇性生長一外延石夕層Μ，以突出而高 於藉由填充渠溝3 9所形成的該第一氮化物膜3 5。 之後，藉由使用由該觸點區氧化物膜3 3與該第一氮化物 膜35所組成的堆疊結構來當做蝕刻停止層來執行化學機械 抛光製程’將該外延矽層45平坦化，然後去除由該觸點區 氧化物膜3 3與該第一氮化物膜3 5所組成的堆疊結構以曝露 該半導體基板3 1。 在5亥半導體基板31之曝露部位的表面上及該外延石夕層45 的表面上形成一第二熱氧化物膜47。 請參閱圖2f ’在該第二熱氧化物膜47上沈積一第三i化 物膜49，然後藉由在該渠溝47的表面上形成^第一熱氧化 物膜47，然後以非等方性方式蝕刻該第三氮化物膜的及該 200306648
⑺ 第二熱氧化物膜47，以在外延矽層45的側壁構成一絕緣間 隔’該絕緣間隔具有一由該第二熱氧化物膜47與該第三氮 化物膜4 9所組成的堆疊結構。 此處，藉由具有由該第一熱氧化物膜41與該第二氮化物 膜43所組成之堆疊結構的絕緣間隔以及具有由該第二熱氧 化物膜47與該第三氮化物膜49所組成之堆疊結構的絕緣間 隔，使由外延矽層45所組成的主動區與由半導體基板3丨所 組成的主動區互相絕緣。 請參考圖2g，藉由熱氧化該半導體基板45的曝露部位及 該外延矽層45的上方表面來形成一閘氧化物膜5丨，然後在 該閘氧化物膜5 1上形成一閘電極53。 此處，形成該閘電極53的方式為：在閘氧化物膜5 1上沈 積閘電極的一導電層（圖中未顯示）；經由使用一閘電極光罩 (圖中未顯示）之光蝕刻製程，蝕刻該閘電極導電層及該閘氧 化物膜5 1。 之後’形成一源極/汲極區60，其方式為使用該閘電極53 當作光罩，以離子植入法將雜質植入該半導體基板3丨中。 此處，該源極/汲極區60係當做鄰接字線的源極或汲極。 在該等源極/汲極區之間設定具有由該第一熱氧化物膜 41與該第二氮化物膜43所組成之堆疊結構的絕緣間隔以及 具有由該第二熱氧化物膜47與該第三氮化物膜49所組成之 堆疊結構的絕緣間隔，使該等源極/没極區互相絕緣。 一較低絕緣膜（圖中未顯示）係形成在產生之結構的整個 表面上，並且一源極區接觸填塞物及一汲極區接觸填塞物 .11- 200306648
⑻ 被形成，以分別透過該較低絕緣膜（圖中未顯示）而接觸該源 極區和；;及極區。 此處’參考數干5 5 ’標示源極區接觸填塞物或沒極區接觸 填塞物。這個參考數字可以依據閘電極53的位置，而當做 源極區接觸填塞物或汲極區接觸填塞物。 該半導體基板的電晶體係當做一使用電晶體當做一個別 單元系統的顯示轉換裝置。 圖3a和3b顯示用於解說根據本發明較佳具體實施例之半 導體裝置製造方法之連續步驟的規劃圖。圖3 a顯示以矩陣 形狀形成的主動區，|其中由外延矽層所組成之主動區的一 側與由半導體基板3 1所組成之主動區互相鄰接，並且由相 同材料所組成的主動區不會互相鄰接。請參閱圖3b，閘電 極5 3係形成在圖3 a所示的矩陣型主動區上。 如上文所述，根據本發明，一種裝置絕緣膜具有一絕緣 間隔形狀，該絕緣間隔係位於由一半導體基板之裝置絕緣 區中之外延矽層所組成的主動區與半導體基板所組成的主 動區之間的介面上，藉此最小化該裝置絕緣區之面積，最 大化該等主動區之面積，並且達成高度集成的裝置。 本發明可用數種形式具體化，而不會脫離本發明的精神 或基本特性，還應明白，前面提及的的不受限於前面說明 書中的任何細節（惟以其他方式具體載明以外），而是廣泛視 為如隨附申請專利範圍中所定義的精神和範疇，並且對具 體實施例的所有變更和修改都屬於申請專利範圍的範嘴内 ，因此隨附申請專利範圍預定包含此範疇的同等項。 (9) (9)200306648 圖式簡單說明 參考附圖將可更明白本發明，詳細說明及附圖僅限於解 說用途，因此未限制本發明，其中： 圖1顯示傳統半導體裝置的斷面圖； 圖2a至2ι顯不用於解說根據本發明較佳具體實施例之半 導體裝置製造方法之連續步驟的斷面圖；以及 圖3a和3b顯示用於解說根據本發明較佳具體實施例之半 導體裝置製造方法之連續步驟的規劃圖。 11式代表符號說明 11,31 半導體基板 13 裝置絕緣膜 15,51 閘氧化物膜 17,53 閘電極 19 絕緣間隔 21 源極區接觸填塞物 23 及極區接觸填塞物 33 觸點區氧化物膜 35 第一氮化物膜 37 光阻膜圖案 39 渠溝 41 第一熱氧化物膜 43 第二氮化物膜 45 外延矽層 47 第二熱氧化物膜 200306648
(ίο) 49 第三氮化物膜 55 源極區接觸填塞物或汲極區接觸填塞物。 60 源極/汲極區

Claims (1)

  1. 200306648 拾、申請專利範圍 1. 一種製造半導體記憶體之方法，包括下列步驟： (a) 在一半導體基板上形成一由一觸點區氧化物膜與 一氮化物膜所組成的堆疊結構； (b) 藉由將該堆疊結構及該半導體基板蝕刻預先決定 深度以形成渠溝，其中該等渠溝係以矩陣形成交替排列 在該半導體基板中，使該等渠溝不會互相鄰接； (c) 在渠溝側壁上形成一第一絕緣間隔； (d) 在渠溝中選擇性形成一外延石夕層，以填充渠溝及 向上擠壓成高於該氮化膜； (e) 使用由該觸點區氧化物膜與該氮化物膜所組成的 a玄堆疊結構當做一钱刻停止層，將該外延碎層平坦化； (f) 去除由該觸點區氧化物膜與該氮化物膜所組成的 。亥堆疊結構，以曝露該半導體基板，製作出向上擠壓成 形的該平坦化外延矽層； (g) 在該擠壓成形的外延石夕層之側壁上形成一第二 絕緣間隔，使該外延矽層可電氣絕緣於一鄰接半導體 基板； (h) 分別在該外延矽層與該半導體基板上形成閘氧化 物膜圖案； (I) 在每個閘氧化物膜圖案上形成閘電極；以及 (J) 藉由雜質植入法，使用閘電極當作光罩，在閘電 極的兩側形成一源極及一汲極。 2. 如申請專利範圍第1之方法，其中該第一絕緣間隔包括 200306648
    一由一氧化物膜與一氮化物膜所組成的堆疊結構。 J .如申凊專利範圍第1項之方法，其中該第二絕緣間隔包括 一由一氧化物膜與一氮化物膜所組成的堆疊結構。 4.如申請專利範圍第1項之方法，其中平坦化該外延矽層的 步驟係藉由化學機械拋光法執行。 5·如申請專利範圍第丨項之方法，其中該半導體基板係當做 一使用電晶體當做一個別單元系統的顯示轉換裝置。 6. —種半導體裝置包括： ^ 一半導體基板，其當做一第一主動區，在該半導體基板 上以矩陣形式來交替形成矩形渠溝。 一外延矽層，其當做一第二主動區，填充渠溝並且向上 擠壓，使該外延矽層的表面上高於該基板的表面，其中會 藉由一介於該外延矽層與該基板之間的第一絕緣間隔，使 該外延矽層電絕緣於該基板，並且藉由一形成於該擠壓成 形之外延矽層之兩側上的第二絕緣間隔，使該擠壓成形的 外延石夕層電絕緣於該基板； 一閘電極圖樣，其形成在該第一主動區與該第二主動區 · 上，以插入一閘氧化物；以及 源極區和汲極區，其位於該第一主動區與該第二主動區 中之閘電極的兩側。 7. 如申請專利範圍第6項之半導體裝置，其中該第一絕緣 間隔包括一由一氧化物膜與一氮化物膜所組成的堆疊 結構。 8. 如申請專利範圍第6項之半導體裝置，其中該第二絕緣 200306648
    間隔包括一由一氧化物膜與一氮化物膜所組成的堆疊 結構。
TW091138024A 2002-05-13 2002-12-31 Method for manufacturing semiconductor device TWI230441B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0026232A KR100426442B1 (ko) 2002-05-13 2002-05-13 반도체소자의 제조방법

Publications (2)

Publication Number Publication Date
TW200306648A true TW200306648A (en) 2003-11-16
TWI230441B TWI230441B (en) 2005-04-01

Family

ID=36083984

Family Applications (1)

Application Number Title Priority Date Filing Date
TW091138024A TWI230441B (en) 2002-05-13 2002-12-31 Method for manufacturing semiconductor device

Country Status (4)

Country Link
US (1) US6737688B2 (zh)
JP (1) JP4161195B2 (zh)
KR (1) KR100426442B1 (zh)
TW (1) TWI230441B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100849177B1 (ko) 2005-01-04 2008-07-30 삼성전자주식회사 패싯 채널들을 갖는 모스 트랜지스터를 채택하는 반도체집적회로 소자들 및 그 제조방법들
KR100689677B1 (ko) * 2005-06-21 2007-03-09 주식회사 하이닉스반도체 반도체 소자 및 그 제조방법
US20110198689A1 (en) * 2010-02-17 2011-08-18 Suku Kim Semiconductor devices containing trench mosfets with superjunctions
US8269307B2 (en) * 2010-11-19 2012-09-18 Institute of Microelectronics, Chinese Academy of Sciences Shallow trench isolation structure and method for forming the same
US8709910B2 (en) * 2012-04-30 2014-04-29 United Microelectronics Corp. Semiconductor process
US9543208B2 (en) * 2014-02-24 2017-01-10 Infineon Technologies Ag Method of singulating semiconductor devices using isolation trenches
US9330959B2 (en) * 2014-04-13 2016-05-03 Texas Instruments Incorporated Isolated semiconductor layer in bulk wafer by localized silicon epitaxial seed formation
US9263586B2 (en) 2014-06-06 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Quantum well fin-like field effect transistor (QWFinFET) having a two-section combo QW structure
KR102581032B1 (ko) * 2015-12-08 2023-09-22 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US11417369B2 (en) * 2019-12-31 2022-08-16 Etron Technology, Inc. Semiconductor device structure with an underground interconnection embedded into a silicon substrate

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4819052A (en) * 1986-12-22 1989-04-04 Texas Instruments Incorporated Merged bipolar/CMOS technology using electrically active trench
US5094973A (en) * 1987-11-23 1992-03-10 Texas Instrument Incorporated Trench pillar for wafer processing
JPH0513566A (ja) * 1991-07-01 1993-01-22 Toshiba Corp 半導体装置の製造方法
US5436190A (en) * 1994-11-23 1995-07-25 United Microelectronics Corporation Method for fabricating semiconductor device isolation using double oxide spacers
US6005279A (en) * 1997-12-18 1999-12-21 Advanced Micro Devices, Inc. Trench edge spacer formation
US6107157A (en) * 1998-02-27 2000-08-22 Micron Technology, Inc. Method and apparatus for trench isolation process with pad gate and trench edge spacer elimination
US6096612A (en) * 1998-04-30 2000-08-01 Texas Instruments Incorporated Increased effective transistor width using double sidewall spacers
US6080628A (en) * 1998-05-15 2000-06-27 Vanguard International Semiconductor Corporation Method of forming shallow trench isolation for integrated circuit applications
TW395024B (en) * 1998-08-28 2000-06-21 United Microelectronics Corp The method to shape up a shallow trench for isolation in IC
US6268264B1 (en) * 1998-12-04 2001-07-31 Vanguard International Semiconductor Corp. Method of forming shallow trench isolation
TW400605B (en) * 1999-01-16 2000-08-01 United Microelectronics Corp The manufacturing method of the Shallow Trench Isolation (STI)
KR100555472B1 (ko) * 1999-05-06 2006-03-03 삼성전자주식회사 선택적 에피택셜 성장을 이용한 트렌치 소자 분리 방법
KR100532406B1 (ko) * 1999-08-10 2005-11-30 삼성전자주식회사 선택적 에피택셜 성장법 및 부분 산화를 이용한 반도체소자의트렌치 소자분리방법
US6306723B1 (en) * 2000-03-13 2001-10-23 Chartered Semiconductor Manufacturing Ltd. Method to form shallow trench isolations without a chemical mechanical polish

Also Published As

Publication number Publication date
JP4161195B2 (ja) 2008-10-08
KR100426442B1 (ko) 2004-04-13
US20030211683A1 (en) 2003-11-13
US6737688B2 (en) 2004-05-18
TWI230441B (en) 2005-04-01
KR20030088573A (ko) 2003-11-20
JP2003332414A (ja) 2003-11-21

Similar Documents

Publication Publication Date Title
TWI267921B (en) Method for fabricating semiconductor device
TWI323511B (en) Semiconductor device having a recess channel transistor
TWI263310B (en) Non-volatile memory and fabricating method thereof
KR100471173B1 (ko) 다층채널을 갖는 트랜지스터 및 그 제조방법
TWI254453B (en) Trench DMOS device with improved drain contact
TWI323010B (en) Semiconductor device with a surrounded channel transistor
KR100673133B1 (ko) 반도체 소자의 제조 방법
TWI301655B (en) Method for fabricating semiconductor device
JP2011071235A (ja) 半導体装置及びその製造方法
KR20100028910A (ko) 바 타입의 액티브 패턴을 구비하는 반도체 장치 및 그 제조방법
JP2004128508A (ja) 多重チャンネルを有するモストランジスター及びその製造方法
TW201806156A (zh) 半導體結構及其製作方法
JP2008153685A (ja) 半導体装置の製造方法
TWI731390B (zh) 互連結構、電路及包括該互連結構或電路的電子設備
JP2012094762A (ja) 半導体装置および半導体装置の製造方法
WO2022048135A1 (zh) 带自对准隔离部的纳米线/片器件及制造方法及电子设备
WO2021203899A1 (zh) 半导体器件及其制造方法及包括其的电子设备
WO2021203901A1 (zh) 半导体器件及其制造方法及包括其的电子设备
TW200306648A (en) Method for manufacturing semiconductor device
TWI283482B (en) Multi-fin field effect transistor and fabricating method thereof
KR100680429B1 (ko) 반도체 소자의 제조 방법
KR101036927B1 (ko) 수직게이트를 구비한 반도체장치 및 그 제조 방법
JP2005064517A (ja) 第１材料の薄い層の下に別の材料及び／又は空間の部分を形成する方法
JP7263644B2 (ja) 半導体デバイスの製造方法
JPH10294456A (ja) 半導体装置

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees