TW200304190A - Method for producing a protection for chip edges and arrangement for the protection of chip edges - Google Patents
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Description
0)200304190 玖、發明說明 (發明說明應敘明：發明所屬之技術領 技術領域 u “馳、m嫩圖式簡單說明） 本發明係關於-種在未封裂電子裝置中產生晶片邊 護之方法，其中該半導體晶片具有橫向開口焊接通道，安 i在插入磁帶的基板上。本發明係進—步關於 緣保護之裝置。 片 之：t未受保護之晶片邊緣’尤其是角落處，對諸如碰 之痛的機械應力極為敏感。從而在加工處 障率的不良後果。除此之外，在此案例中，由；電^ 所使用材料的熱機械失配，在晶片邊緣或角落處經常I «械應力，從而造成損害。未經保護的炫絲，包括紗 几餘連接之電熔絲，對諸如 ' 響也高度敏感，因而極易腐餘離子之類的周圍環境影 先前技術 方:，避免遠類問題’已揭露多種不同複雜程度 來保護半導體晶片。因此，為保 :之一疋沿晶片邊緣四周分佈底層填料。而使用適當的插 物，或印製適當的塑膠，以及對 對於完全保護半導體晶片也十分可行。衣置進订封裝（模 然而，必須強調所述方法無法有效地消除 過程中出現的熱機械應力效應。 衣置紅作 如US_A-20010046120中所述之晶片尺度•” ich. scale , CSP)組件，也試圖藉由 'P 械應力。 、田培擇組件來減小熱機 邊 撞 故 置 出 於 的 方 入 製） (2) (2) 200304190 iswiw 在US 5 293 067中還揭露另一種降低熱機械應力之可行 方：作為範例。在此例中，曰曰曰片載體作為積體電路，其中 半導體晶片利用焊塊（焊球）和接觸島（焊塾）與基板同時達 到電性和機械性連接為。此外，為了在半導體晶片和基板 之門達到更好的機械連、结，組件之間的間隙中填充有有機 黏者劑（底層填料），如環氧樹脂或石夕樹脂。該底層填料也用 來降=半導體晶片與基板之間的機械應力。此外，該底層 填料還具備保護作用區域及電性連結不受周圍環境參塑^ 功能。根據不同的具體應用，底層填料可以填充組件：間 f個空隙’也可以只填充半導體晶片的作用表面區域。但 =’採用該裝置不大可能實現對半導體晶片邊緣之有效保 肝在us 6 124 546中說明了一種完全不同的半導體晶片封 ，之具體實施例。在該具體實施例中，半導體晶片係藉由 ::球固定在一上方插入物的互連上。在晶片的後側係配 置由絕緣材料（如彈性體）所構成的複數個之分隔物，在该等 分隔物上再固定-第二插入物’該第二插入物同時具有外 ^接觸點（BGA)，以將組件接點連結至印刷電路板或類似裝 置1層插入物之間的間隙使用封裝化合物進行封裝。由 :在此例中半導體晶片四周皆進行封裝，故儘管使用此種 α可對半導體晶片實現很好的保護，卻無法保證可以有 效地防止熱機械應力。另一缺點為，無法達到特別小的尺 寸，如此例中的晶片尺度封裝（chlpscalepackage;csp)時 ’即该方法的應用範圍很有限 (3) 200304190
發明内容 本發明之目的為提供一種產生晶片邊緣/角落可靠保護 的易實現之方法和裝置。 在引言中提及之方法中，本發明目的之實現係基於將 半導體晶片安裝在基板上時，通過使用比半導體晶片自 身輪廓務小的磁帶，從而在半導體晶片和載體元；(電線 焊接）之間產生電性連結後，使半導體晶片和基板之間沿 外部邊緣形成一毛細管狀的週邊下懸結構，第一步係將 ^動的山封材料引進焊接通道中，直至密封材料均勻 圍^半導體晶片邊緣，然後第二步再用密封材料完全填 充焊接通道。 ~ 久在第步使用松封材料填充焊接通道直至在半導 體曰曰：周圍形成均勻的材料溝槽則較佳。 的^月之另—發展為在第一步之後使密封材料接受短暫 料5。’藉此防止過量使用材料’並為後續的安裝步驟 此外，亦可在第二步之後， 來貝現在封材料的完全固化。 為了達到電子裝置完成之後 ’在本發明之進—步改良中， ''佰特性的材料作為密封材料。 保護結果。 藉由更長時間的熱處理過程 ，對晶片邊緣施加壓力負載 係使用在固化過程中具有收 結果可達到極為有效的邊緣 最好係使用 混合物可輕易 環氧樹脂/石夕樹脂的混合物作為密封材料，該 也引進丈干接通道中，同時具有很好的流動特 200304190
(4) 性。 在進-步改良中’密封材料係藉由印刷或分散技術引進 焊接通道。因此可以迅速有效地填充焊接通道，其中係藉 由成分決定法（C〇mp〇nent-dependent manner)規定第一步中 所引進的密封材料數量。 在後續的處理步驟中，與使用之預期目的—致
刷和模製技術則可以實現對電子裝置的完全保護。 本發明還利用一種在電子裝置中產生晶片邊：保護之 置來進-步實現其目的’其中具有側面開口焊接通道的 導體晶片係安裝在插入磁帶的基板上，其特徵為在半導 晶片和基板之間沿半導體晶片週邊區域有—毛細管狀的 隙’間隙中填充密封材料’其中材料溝槽由延伸"導 晶片四周的密封材料製成’從而封裝晶片下邊緣。 由饴封材料構成的材料溝槽最好係與基板約呈4 $。角。 為了在完成電子裝置後，對晶片邊緣施加足夠的壓力
==特性的環氧樹脂/亀混合物作為密封; 使間隙和材料溝槽中的封裝材料構成-塊。 本發明的特殊優點在處理控制實現過程中顯
相關設計（磁帶設計）導致由 、 J 姑料、… 密封材料構成的、約呈 材料溝槽的出現，令、、磬 4 一 溝槽可保護作用曰：切1\凡成、數個任務。首先’奪 又作用日日片4緣;^外部的機械群 片邊緣的機械應力。而 口亚減小| 可以在作用晶片邊終將 、所使用材料之材料特性， 化過程中所使力負載轉變為壓力負载。藉由固 用材科的化學收縮程序可以實現此效果。已 -10- (5) 200304190 發明鏡明晴頁 知晶片邊緣對於張力負載較之壓力負載更加㈣。如此可 收到的進一步效果為覆蓋炫絲，從而使炼絲不受其周圍環 境的影響。 因此’本發明在不使用链& 4 w 員外材料和頜外設備的情況下， 可以實現簡單的邊緣和角落保護。此外，藉由後續的方法 步驟（如印刷或模製技術）還可實現進—步的 從晶粒黏合材料中引入允$ …工虱，廷些材料可以滲透入根據本 發明說明之方法產生的/(早罐装& ,, m呆4n或在後續的方法步驟中 藉由程序控制引入空氣。 原則上，根據本發明之方法可用於所有電子裝置… 會出現毛細管狀的間隙，或在半導體晶片和安裝在半導體 晶片上的基板之間發生，該間隙係藉由悍接通道殖充。舉 例而言’本發明可使晶片尺度封裝在B0C技 難 地輕易實現。 毛…u雞 實施方式 :開口中央焊接通道i的半導體晶片2安裝在插入磁帶 3的基板4上。基板4具有互連（未言兒明），其通常係藉由電 m導體晶片2上，且在該基板4底部具有焊球5,該 干衣可以在電子裝置和印刷電路板或類似裝置之間產生# L連，、!。在、半f體晶片2的外部週邊區域有-毛細管狀的： :此外立於體晶片和基板4之間’其中填充有密封材料7 卜，由掛封材料7所構成的材料溝槽8延伸至半導體曰曰 片2的四周。該材料溝槽8封裝了晶片之下邊緣9，並盒：:曰 4形成约45。角。該材料溝槽8的設計方式，使其可同時=圍 -11- 200304190 ⑹
晶片之上邊緣。 在半導體晶片和基板4之間，夢 後，經以下程式可形成材料溝槽V :中：：完成電性連、1 的密封材料7引進焊接通道1内’直弟一步，將可流1 體晶片2的下邊緣9。此時，繼續向焊接通料首均句地包圍半妄 中的密封材料7’直至在半導體 充弟-当 溝槽8。狹後，將m…& a 四周形成均勻的材半 ,、、、後將所引進的密封材料
以防止過量使用鉍极、，&々士 疋仃短暫的熱處理， 此外，還可在第一步之後夢由 旱備 實現密封材料7的完全固化。日 ％間的熱處理步驟來 伸==通道1内完全填充有密封材料7,使得所有-伸通牡⑽㈣f線橋也同時得㈣裝。 :了在完成電子裝置後’可對晶片邊緣施加 所吏用，密封材料7為在固化過程中具有收縮特性的材料 性如彻脂Μ夕樹脂混合物’該混合物具有良好的流動
"，刚7可以藉由印刷或分散技”進焊接通道i内， 攸:可以迅速有效地填充焊接通⑴，同時，第—步中所引 入密封材料7的數量也可以根據成分決定法進行規定。 圖示簡單說明 、上已使用示範性具體貫施例對本發明進行詳細說明。 在相關圖式中： 圖1為根據本發明之方法所產生的晶片邊緣保護裝置之 平面圖； 12- 200304190
圖2為根據圖1中之部分1的斷面圖； 圖3為根據圖1之部分2的斷面圖；及 圖4為根據圖1之部分3的斷面圖。 圖式代表符號說明 1 焊接通道 2 半導體晶片 3 磁帶 4 基板 5 焊球 6 間隙 7 密封材料 8 材料溝槽 9 晶片下邊緣
，13-
Claims (1)
- 200304190 拾、申請專利範圍 1. 在電子裴置中產生晶片邊緣保護之方法，其中半導 哀·〃有松向開口焊接通道，安裝在插入磁帶的一基 t上’其特徵為’為了將該半導體晶片⑺安裝在該基板 册上t使用輪廓較該半導體晶片⑺輪廊稍小的一磁 1 (3)使D亥半導體晶片⑺和該基板⑷之間沿外部邊緣 =毛細管狀的週邊下懸結構⑹，其中，藉由電線焊 接完成半導體晶片⑺和基板⑷之間的電性連結後，第 一步將-可流動的密封材料⑺引進該焊接通道⑴内， 2該密封材料（7則地包圍該半導體晶片之邊緣，且 :在後續的第二步内用密封材料⑺完全填 通這（1)。 2. 如申請專利範圍第巧之方法，其特㈣在第—步中持 3. 績用該密封材料⑺填充該焊接通道⑴，直至在該半導 體晶片(2)四周形成一均句的材料溝槽(8)。 如申請專利範圍第2項之方法，其特徵為該密封材料⑺ 在第一步後將進行短暫的熱處理。 4. 如申請專利範圍第3項之方法，其特徵為在第二步後將 固化該密封材料（7) ^ 5. 如申請專㈣㈣4項之方法，其特徵為藉由熱處理過 程固化該密封材料（7)。 如申請專利範圍第5項之方法，其特徵為使用在固化過 程中具有收縮特性的材料作為該密封材料⑺。 如申請專利範圍第6項之方法，其特徵為該密封材料⑺ 6. 200304190包括一環氧樹脂/矽樹脂混合物。 8. 9. 10. 11. 12. 13, 14. :口 ：專利辄圍第7項之方法，其特徵為藉由印刷或八 政技術將該密封材料⑺引進該焊接通道⑴内。—77 如申請專利範圍第8項之方法，其特徵為第”步 入二:封材料⑺之數量係根據成分決定法加以規定。 ::專利範圍第9項之方法’其特徵為在後續之處理 :~中’ 11由印刷或模製技術產生電子裝置之完全保 :?:電子敦置中產生晶片邊緣保護之裝置，其中半導 ::具有撗向開口谭接通道，其係安裝在插入磁帶的 門：：：生其特徵為在該半導體晶片(2)和該基板(4)之 二 導體晶片(2)的週邊區域有-毛細管狀的間 所盖：亚填充密封材料(7)，且其中，由該密封材料⑺ 斤構成的”材料溝槽⑻係延伸至該半導體晶片（2) ，從而至少封裝晶片下邊緣（9)。 二::專利範圍第"項之裝置，其特徵為由該密封材料 冓成的材料溝槽（8)和該基板（2)間約呈45。角。 =請專·圍第12項之裝置，其特徵為該密封材料⑺ l括具有收縮特性的一環氧樹脂/矽樹脂混合物。 :申請專利範圍第13項之裝置，其特徵為該間隙⑹和該 蚪溝槽（8)中的密封材料（7)係形成為一整塊。
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|---|---|---|---|---|
| EP0585376A4 (en) | 1991-05-23 | 1994-06-08 | Motorola Inc | Integrated circuit chip carrier |
| US6232152B1 (en) * | 1994-05-19 | 2001-05-15 | Tessera, Inc. | Method of manufacturing a plurality of semiconductor packages and the resulting semiconductor package structures |
| US5659952A (en) * | 1994-09-20 | 1997-08-26 | Tessera, Inc. | Method of fabricating compliant interface for semiconductor chip |
| JP2924830B2 (ja) * | 1996-11-15 | 1999-07-26 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| KR100248792B1 (ko) * | 1996-12-18 | 2000-03-15 | 김영환 | 단일층 세라믹 기판을 이용한 칩사이즈 패키지 반도체 |
| US5923067A (en) * | 1997-04-04 | 1999-07-13 | International Business Machines Corporation | 3-D CMOS-on-SOI ESD structure and method |
| US6124546A (en) * | 1997-12-03 | 2000-09-26 | Advanced Micro Devices, Inc. | Integrated circuit chip package and method of making the same |
| SG88747A1 (en) * | 1999-03-01 | 2002-05-21 | Motorola Inc | A method and machine for underfilling an assembly to form a semiconductor package |
| US6300166B1 (en) * | 1999-08-30 | 2001-10-09 | Advanced Semiconductor Engineering, Inc. | Method for packaging a BGA and the structure of a substrate for use with the method |
| US6309908B1 (en) * | 1999-12-21 | 2001-10-30 | Motorola, Inc. | Package for an electronic component and a method of making it |
| US6560108B2 (en) * | 2000-02-16 | 2003-05-06 | Hughes Electronics Corporation | Chip scale packaging on CTE matched printed wiring boards |
| MY131961A (en) * | 2000-03-06 | 2007-09-28 | Hitachi Chemical Co Ltd | Resin composition, heat-resistant resin paste and semiconductor device using them and method for manufacture thereof |
| DE10201204A1 (de) * | 2002-01-14 | 2003-07-31 | Infineon Technologies Ag | Verfahren zum Herstellen eines Schutzes für Chipkanten und Anordnung zum Schutz von Chipkanten |
-
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-
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