TW200303084A - Magnetic memory apparatus using SOI substrate and its manufacturing method - Google Patents

Magnetic memory apparatus using SOI substrate and its manufacturing method Download PDF

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TW200303084A TW091132766A TW91132766A TW200303084A TW 200303084 A TW200303084 A TW 200303084A TW 091132766 A TW091132766 A TW 091132766A TW 91132766 A TW91132766 A TW 91132766A TW 200303084 A TW200303084 A TW 200303084A
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Description

200303084 (Ο 玖、發明說明. (發明說明應敘明：發明所屬之技術領域、先前技術、内容、實施方式及圖式簡單說明) 相關申請案之交叉參考資料 本申請案係依據2001年11月7日所提出之2001-342289 之先前日本專利申請’並享有該專利申請之優先權，且申 請案之所有内容均併入作為參考資料。 技術背景 發明之所屬技術領域 本發明係有關於磁性記憶裝置及其製造方法，特別是有 關於依據通道磁性電阻（Tunneling Magneto Resistive)效應，且 利用記憶 ” 1 ”” ” 的資訊之 Μ T J ( Magnetic Tunnel Junction)元 件而構成記憶體晶元之磁性隨機存取記憶體（mram : Magnetic Random Access Memory) 〇 〔習知技術〕 近年來，依據新的原理而提案有多數個記憶資訊之記憶 體9而其中之一種即利用通道磁性電阻（Tunneling Magneto Resistive)效應之磁性隨機存取記憶體（Magnetic Random Access Memory:以下，稱為MRAM)。該MRAM係例如在ISSCC2000 技術刊物P.128中，由Roy Scheuerlcin等所揭示之「在各 晶元中使用磁性通道接合和FET開關之l〇ns讀寫非揮發 性記憶體陣列」。 圖1 5 A、1 5 B、1 5 C係表示依據習知技術之磁性記憶裝置 之MTJ(Magnetic Tunnel Junction)元件之戴面圖。以下，說明 有關於作為MRAM的記憶元件而使用之MTJ元件。 如圖1 5 A所示，Μ T J元件3 1係形成以2個磁性層（強磁性 200303084
層）41、43而挾住絕緣層（通道接合層）42之構造。MRA Μ 係藉由該Μ T J元件3 1而記憶，，1，，，，，0，，的資訊。該” 1 ”” 的資訊係依據Μ T J元件3 1之2個磁性層4 1、4 3的磁化方向 為平行或反平行而予以判斷。此處，平行係指2個磁性層 4 1、4 3的磁化方向係相同之情形，反平行係指2個磁性層 4 1、43的磁化方向係反平行之情形。 亦即，如圖1 5 Β所示，2個磁性層4 1、4 3的磁化方向係成 為手行時’則挟在此類2個磁性層4 1、4 3之間的絕緣層4 2 之通道電阻，即形成最低之狀態。該狀態係例如” 1 ”之狀 態。另一方面，如圖15C所示，當2個磁性層41、43的磁 化方向係成為反平行時，則挾在此類2個磁性層4 1、4 3之 間的絕緣層42之通道電阻，即形成最高之狀態，該狀態係 例如”0”之狀態。 又’通常在2個磁性層4 1、4 3之一方側面，係配置有反 強磁性層1 0 3。該反強磁性層1 0 3係固定一方側面之磁性層 4 1的磁化方向’且能只改變他方側面之磁性層4 3的磁化方 向’據此而用以輕易地改寫資訊之構件。 圖1 6係表示依據習知技術之磁性記憶裝置之配置成陣 列狀地之MTJ元件。圖丨7係表示依據習知技術之磁性記憶 裝置之星狀曲線。圖18係表示依據習知技術之磁性記憶裝 置之ΜΤ;曲線。以Τ ’簡單說明有關相對於ΜΤΙ元件之寫 入動作的原理。 如圖1 6所示，μ τ Τ ; al ^ 疋件3 1係配置於互相交叉的寫入字組 線2 8和位元線（資粗 1貝枓選擇線）3 2的交叉點。因此，資料之寫 200303084
入，係分別流通電流於寫入字組線2 8和位元線3 2，並使用 因流通於該雨配線2 8、3 2的電流而作動之磁場，且依據使 MTJ元件31的磁化方向成平行或反平行之措施，而達成 之。 例如，在寫入時，位元線3 2係只流通朝向一方向之電流 11，而寫入字組線2 8則因應於寫入負料而流通朝向一方向 或他方向之電流12、13。此處’朝向~方向之電流12流通 於寫入字組線28時，MTJ元件3 1的磁化方向係成為平行 (“ 1，，之狀態）。另一方面，朝向他方向的電流13流通於寫 入字組線2 8時，則M T J元件3 1的磁化方向係成為反平行 (“0”之狀態）。 如此之MTJ元件3 1的磁化方向之變化結構，係如下述。 亦即，將電流流通於所選擇之寫入字組線2 8時，則在Μ T J 元件31的長邊方向，亦即Easy-Axis(容易軸）方向產生磁 場Hx。此外，將電流流通於所選擇之位元件3 2時，則在 MTJ元件3 1的短邊方向，亦即Hard-Axis(困難軸）方向產生 磁場Hy。據此，位於所選擇的寫入字組線2 8和所選擇的 位元件32的交叉點之MTJ元件31，即產生有Easy-Axis方 向的磁場Hx和Hard-Axis方向的磁場Hy之合成磁場。 此處，如圖17所示，Easy-Axis方向的磁場Hx和 Hard-Axis方向的磁場Hy之合成磁場的大小，如為實線所 示之星狀曲線的外側（斜線部份）時，則能使磁性層4 3的磁 化方向反相。相反地，Easy-Axis方向的磁場Hx和 H ard-Axis方向的磁場Hy之合成磁場的大小，若為星狀曲 200303084
線的内側（空白部份）_ αϊ . )呀，則無法使磁性層4 3的磁化方向反 相。 此外’如圖18的實線和虛線所示依據Hard·Axis方向 的磁場Hy的大小，而用以改變MTJ元件3 1的電阻值所需之 EaSy_AX1S方向的磁場Hx的大小亦產生變化。利用該現 象’即能只改變存在於成陣列狀配置的記憶體晶元之中， 所選擇的寫入字組線28和所選擇的位元線32的交叉點之 MTJ元件31的磁化方向，且能改變MTJ元件31的電阻值。 又’ MTJ元件3 1之電阻值的變化率係以MR(Magneto Resistive)比予以表示。例如，在Easy-Axis方向產生磁場Hx 時，若MTJ元件3 1的電阻值和產生磁場HX前相比例如改變 17%程度，則該情形時之MR比係成為17%。該MR比係依 據磁性層的性質而變化，目前亦可獲得MR比為50%程度 之MTJ元件。 如上述，藉由分別改變Easy-Axis方向的磁場Hx和 Hard-Axis方向的磁場Hy之大小，並改變此類之合成磁場 的大小，而能控制MTJ元件3 1的磁化方向。如此處理，即 可作成MTJ元件31的磁化方向係成為平行之狀態或MTJ 元件3 1的磁化方向係成為反平行之狀態，且能記憶” 1” 或”0”的資訊。 圖1 9係表示具備依據習知技術之電晶體的磁性記憶裝 置的截面圖。圖20係表示具備依據習知技術之二極體的磁 性記憶裝置之截面圖。以下，簡單說明有關記憶於MTJ 元件的資訊之讀取動作° -9- 200303084 (5)
資料之讀取，係可依據將電流流通於所選擇之M TJ元件 3 1，並檢測該Μ T J元件3 1的電阻值而進行。該電阻值係因 將磁場施加於M TJ元件3 1而產生變化。如此所產生變化之 電阻值，係以如下之方法予以讀取。 例如，圖19係將MOSFET64作為讀取用的切換元件而使 用之例。如圖19所示，在1晶元内，其MTJ元件3 1係串接 於MOSFET64之源極/没極擴散層63。是故，藉由將任意之 MOSFET04的閘極作成導通狀態，即可形成有電流係流通 於位元線32〜MTJ元件3 1〜下部電極30〜接點29〜第2配線 28〜接點27〜第1配線26〜接點25〜源極/汲極擴散層63之電 流路徑，且能讀取連接於導通狀態的MOSFET64之MTJ元 件3 1的電阻值。 此外’圖2 0係將二極體7 3作為讀取用之切換元件而使用 之例。如圖20所示，在1晶元内，1個MTJ元件3 1係串接 於由Ρ+型之第1擴散層71和Ν·型之第2擴散層72所構成之 二極體7 3。是故，藉由調整偏壓電壓以使電流流通於任意 之二極體73，而得以讀取連接於該二極體73iMTJ元件31 的電阻值。 如上述，讀取MT J元件3 1的電阻值之結果，即可判斷出 電阻值為低時，係寫入”1”的資訊，而電阻值為高時，係 寫入’’ 0 ”之資訊。 依據上述習知技術之磁性記憶裝置，係在容積基板6 1 上形成有切換元件。因此，使用二極體73而作為切換元件 之磁性記憶裝置’係如圖2 0所示，為了和鄰接晶元作電氣 -10- 200303084
(6) 性地分離，以較元件分離區域6 5的底面更淺之狀態而形成 有卟型之第2擴散層72,且在該Ν'型之第2擴散層72内的表 面，形成有Ρ +型之第1擴散層71。因此，使用容積基板61 而形成二極體7 3時，則有必要形成極淺之Ρ +型之第1擴散 層7 1。然而，形成淺的Ρ +型之第1擴散層7 1，在處理上係 極為困難，且難以獲得均句之二極體特性。 發明之詳細說明
依據本發明的第1觀點之磁性記憶裝置，係具備： SOI基板，其係具備：第1半導體層、及形成於該第1半 導體層上之第1絕緣膜、以及形成於該第1絕緣膜上之第2 半導體層；及 元件分離絕緣膜，其係具有自前述第2半導體層的表面 而達於前述第1絕緣膜之深度，並選擇性地形成於前述第2 半導體層内；及 切換元件，其係形成於前述第2半導體層；及
磁性電阻效應元件，其係連接於前述切換元件；及 第1配線，其係在前述磁性電阻效應元件的下方，和前 述磁性電阻效應元件間離而配置，並延伸於第1方向；以 及 第2配線，其係形成於前述磁性電阻效應元件上，並延 伸於和前述第1方向相異之第2方向。 依據本發明的第2觀點之磁性記憶裝置的製造方法，係 具備： 形成SOI基板，該SOI基板係具有：第1半導體層、及配 -11 - 200303084
⑺ 置於該第1半導體層上之第1絕緣膜、以及配置於該第1絕 緣膜上之第2半導體層；及 在前述第2半導體層内，選擇性地形成元件分離絕緣 膜；及 該元件分離絕緣膜係具有自前述第2半導體層的表面而 達於前述第1絕緣膜之深度，並將切換元件形成於前述第2 半導體層；及
形成延伸於第1方向之第1配線；及 在前述第1配線的上方，和前述第1配線間離，而形成連 接於前述切換元件的磁性電阻效應元件；以及 在前述磁性電阻效應元件上，形成延伸於和前述第1方 向相異的第2方向之第2配線。 圖式之簡單說明 圖1係表示有關於本發明的第1實施形態之磁性記憶裝 置之截面圖。
圖2係表示有關於本發明的第1實施形態之磁性記憶裝 置之電路圖。 圖3 A、3 B係表示有關於本發明的各實施形態之1重通道 接合構造的MTJ元件之戴面圖。 圖4A、4B係表示有關於本發明的各實施形態之2重通道 接合構造的MTJ元件之截面圖。 圖5、6、7係表示有關於本發明的第1實施形態之磁性記 憶裝置之各製造步驟之截面圖。 圖8係表示有關於本發明的第2實施形態之磁性記憶裝 -12 - 200303084
置之電路圖。 圖9 A、9B係表示有關於本發明的第3實施形態之磁性記 憶裝置之截面圖。 圖10A、10B、10C係表示依據有關於本發明的第3實施 形態之磁性記憶裝置的第1方法之各製造步驟之截面圖。
圖1 1 A、1 1 B、1 1 C、1 1 D、1 1 E、1 1 F係表示依據有關於 本發明的第3實施形態之磁性記憶裝置的第2方法之各製 造步驟之截面圖。 圖1 2係表示有關於本發明的第4實施形態之磁性記憶裝 置之平面圖。 圖13 A係沿著圖12的XIIIA-XIIIA線之磁性記憶裝置之 截面圖。 圖13B係沿著圖12的XIIIB-XIIIB線之磁性記憶裝置之 截面圖。
圖1 4係表示有關本發明的第4實施形態之磁性記憶裝置 之電路圖。 圖15A、15B、15C係表示依據習知技術的MTJ元件之截 面圖。 圖1 6係表示依據習知技術之磁性記憶裝置之配置成陣 列狀之MTJ元件之圖示。 圖1 7係表示依據習知技術的磁性記憶裝置之星狀曲線 之圖示。 圖1 8係表示依據習知技術的磁性記憶裝置之MTJ曲線 之圖示。 -13 - 200303084
(9) 圖1 9係具備依據習知技術之電晶體的磁性記憶裝置之 截面圖。 圖2 0係具備依據習知技術之二極體的磁性記憶裝置之 截面圖。 發明之詳細說明 本發明之實施形態係有關於將利用通道磁性電阻 (Tunneling Magneto Resistive)效應的 MTJ(Magnetic Tunnel Junction) 元件作為記憶元件而使用之磁性記憶裝置（mram : Magnetic Random Access Memory)者 〇 以下，參閱圖式而說明本發明之實施形態。在該說明之 際，全圖當中之共通部份係賦予共通之參考符號。 〔第1實施形態〕 第1實施形態係使用SOI(Silicon On Insulator)基板而形成二 極體，且將閘極電極的電位予以固定之例。 圖1係表示有關於本發明的第1實施形態之磁性記憶裝 置之截面圖。圖2係表示有關於本發明的第1實施形態之磁 性記憶裝置之概略電路圖。 如圖1、圖2所示，有關於第1實施形態之磁性記憶裝置， 係使用SOI基板14，其係由第1及第2半導體層11、12和在 此類第1及第2半導體層11、12之間所形成的填埋氧化膜13 所構成。在該SOI基板14，係自第2半導體層12的表面而 達於填埋氧化膜1 3的深度為止，選擇性地形成有例如 STI(Shallow Trench Isolation)構造的元件分離區域15，且在每1 晶元形成有由填埋氧化膜1 3和元件分離區域1 5所圍繞之 -14 - (10) 200303084
第2半導體層12。在由 該，.，邑緣膜13、15所圍繞之第2半導體 層以，係隔著問極絕緣膜16而選擇性地形成有問極電極 17。該問極電極17係固定於既定電位，例如固定於接地電 位而且，在閘極電極1 7的一端之第2半導體層丨2内，形 成有P +型之第1擴散層19，且在閘極電極”的另一端之第2 半導體層12内，形成有N+型第2擴散層21。如此處理，則 所巧的問極控制型之二極體丨〇係形成於S 〇〗基板丨4。
此外’在二極體10的第1擴散層19係隔著第1至第4接點 23a 25 27、29、第1至第3配線24a、26、28a及下部電 極30而串接著MTJ元件31。在該MTJ元件31係連接著位元 線32 ’且在MTJ元件3 1的下方係配置有和MTJ元件3 1間離 而由第3配線所構成之寫入字組線2 8 b。 此外’在二極體1〇的第2擴散層21，係連接著第i接點23b 和第1配線24b，且第1配線24b係連接於週邊電路（未圖 示）。 如上述，MTJ元件31係由磁化方向為固定之磁化固著層 (磁性層）4 1、及通道接合層（非磁性層）4 2、以及磁化方向 為反相之磁性記憶層（磁性層）4 3之至少3層所構成。而 且，MTJ元件3 1係形成由1層的通道接合層42所構成之1 重通道接合構造、或由2層的通道接合層42所構成之2重通 道接合構造。以下，說明有關於1重通道接合構造或2重通 道接合構造的MTJ元件3 1之例。 圖所示之1重通道接合構造的MTJ元件31，係由下列 之元件所構成： -15 - 200303084
⑼ 磁化固著層4 1，其係依次積層有模板層1 0 1、初期強磁 性層102、反強磁性層103、基準強磁性層104 ;及 通道接合層42，其係形成於該磁化固著層41上；以及 磁性記錄層43，其係在該通道接合層42上，依次積層有 自由強磁性層1 0 5、接點層1 0 6。 圖3Β所示之1重通道接合構造的MTJ元件3 1，係由下列 之元件所構成：
磁化固著層4 1，其係依次積層有模板層1 〇 1、初期強磁 性層1 0 2、反強磁性層1 0 3、強磁性層1 〇 4 ’、非磁性層1 0 7、 強磁性層104” ； 通道接合層42，其係形成於該磁化固著層41上；以及 磁性記憶層4 3，其係在該通道接合層4 2上，依次積層有 強磁性層1 0 5 ’、非磁性層1 0 7、強磁性層1 〇 5 ”、接點層1 〇 6。
又，圖3 Β所示之Μ T J元件3 1，係依據導入由磁化固著層 4 1内之強磁性層1 0 4 ’、非磁性層1 〇 7、強磁性層丨〇 4，，所構 成之3層構造；以及由磁性記錄層43内之強磁性層1〇5，、 非磁性層1 0 7、強磁性層1 0 5 ”所構成之3層構造之措施，而 能提供較圖3 A所示之Μ T J元件3 1更能控制強磁性内部的 磁極之產生，且更適合於細微化之晶元構造。 圖4Α所示之2重通道接合構造之mTj元件3 1，係由下列 之元件所構成： 第1磁化固著層4 1 a ’其係依次積層有模板層丨、初期 強磁性層102、反強磁性層103、基準強磁性層1〇4 ;及 第1通道接合層42a，其係形成於該第1磁化固著層41& -16- 200303084 圓雜 (12) 上；及 磁性記錄層4 3，其係形成於該第1通道接合層4 2 a上；及 第2通道接合層42b，其係形成於該磁性記錄層43上；以 及 第2磁化固著層41b，其係在該第2通道接合層42b上，依 次積層有基準強磁性層1 04、反強磁性層1 0 3、初期強磁性 層102、接點層106。
圖4B所示之2重通道接合構造之MTJ元件3 1，係由下列 之元件所構成： 第1磁化固著層4 1 a，其係依次積層有模板層1 0 1、初期 強磁性層102、反強磁性層103、基準強磁性層104 ;及 第1通道接合層42a，其係形成於該第1磁化固著層41a 上；及
磁性記錄層43，其係在該第1通道接合層42a上，依據強 磁性層43’、非磁性層107、強磁性層43”之3層構造而依次 積層；及 第2通道接合層42b，其係形成於該磁性記錄層43上；以 及 第2磁化固著層41b，其係在該第2通道接合層42b上，依 次積層有強磁性層104’、非磁性層107、強磁性層104”、 反強磁性層103、初期強磁性層102、接點層106。 又，圖4B所示之MTJ元件3 1，係依據導入由構成磁性記 錄層4 3的強磁性層4 3 ’、非磁性層1 0 7、強磁性層4 3 ”所構 成之3層構造；以及由第2磁化固著層41b内之強磁性層 -17- 200303084
(13) 1 〇 4，、非磁性層1 0 7、強磁性層1 〇 4所構成之3層構造之措 施，而能提供較圖4 A所示之M T J元件3 1更能控制強磁性内 部的磁極之產生，且更適合於細微化之晶元構造。
如此之2重通道接合構造之MTJ元件31，其在施加相同 的外部偏壓時之MR(Magneto Resistive)比（“1”之狀態和”0，， 之狀態的電阻變化率）之劣化情形係較1重通道接合構造 之MTJ元件3 1更少，且能以較高之偏壓而作動。亦即，2 重通道接合構造在讀取晶元内的資訊時，係極為優異。 如此之1重通道接合構造或2重通道接合構造的MTJ元 件3 1，係使用例如以下之材料而形成。 磁化固著層4 1、4 1 a、4 1 b和磁性記錄層4 3的材料，係使 用例如Fe、Co、Ni或此類之合金，磁化分極率較大之磁 鐵礦、Cr02、RXMn03-y(R ;稀 土類，X ; Ca ' Ba、S〇 等 之氧化物之外，並使用NiMnSb、PtMnSb等之錳鋁銅強磁 性合金等較為理想。此外，此類磁性體係在無喪失強磁性 之前提下，亦可多少包含有Ag、Cu、Au、Al、Mg、Si、
Bi、Ta、B、c、Ο、N、Pd、Pt、Zr、Ir、W、Mo、Nb 等 之非磁性元件。 構成磁化固著層41、41a、41b的一部份之反強磁性層i〇3 的材料，係使用 Fe-Mn、Pt-Μη、Pt-Cr-Mn、Ni-Mn、Ιι>Μη、 NiO、Fe203較為理想。 通道接合層42、42a、42b的材料，係可使用Al2〇3、Si〇2、 MgO、AIN、Bi2〇3、MgF2、CaF2、SrTi〇2、AlLa03 等之 各種電介質。此類之電介質係亦可存在於缺少氧氣、氮 -18 - 200303084
(14) 氣、氟氣之情形。 圖5至圖7係表示有關於本發明的第1實施形態之磁性記 憶裝置的製造步驟之截面圖。以下，簡單說明有關於本發 明的第1實施形態之磁性記憶裝置的製造方法。 如圖5所示，係使用S ΟI基板1 4，其係由例如p型之第1 半導體層11、及第2半導體層12、以及例如由矽氧化膜所
構成之填埋氧化膜1 3所構成。首先，選擇性地形成有STI
構造的元件分離區域15，使其形成自第2半導體層12的表 面達於填埋氧化膜1 3之狀態。繼之，在第2半導體層1 2内， 進行離子注入和熱擴散，並形成有例如p型之第2半導體 層12。又，第2半導體層12亦可作成N型。繼之，在第2半 導體層1 2上’隔著閘極絕緣膜丨6而選擇性地形成有閘極電 極1 7 〇 繼之’如圖6所示，在閘極電極1 7和第2半導體層1 2上， 塗敷光抗钱劑1 8，且該光接蝕劑丨8係被形成所望之圖案。 以該光抗姓劑18作為遮罩，並在第2半導體層12内進行離 子注入和熱擴散。據此而在閘極電極1 7的一端之第2半導 體層12内’形成有P +型之第i擴散層19 ^此後，光抗蝕劑 18即被去除。 繼之’如圖7所示，在閘極電極17和第2半導體層12上， 塗敷光抗姓劑20 ’且該光抗蝕劑2〇係被形成所望之圖案。 以該光k姓劑20作為遮罩，並在第2半導體層12内進行離 子注入和熱擴散。據此而在閘極電極1 7的另一端之第2半 導體層12内’形成有N +型之第2擴散層21，並形成有二極 -19 - 200303084
(15) 體1 〇。此後，光抗蝕劑2 〇即被去除。 繼之，如圖1所示，在問極電極17、第2半導體層12和元 件分離區域1 5上，形成有絕緣膜2 2。繼之，使用眾所周知 的技術，在絕緣膜22内形成有第1至第4之接點23a、23b、 25、27、29和第 1 至第 3之配線 24a、24b、26、28a、28b。
此處，第1至第4之接點23a、25、2 7、29和第1至第3之配 線24a、26、28a係連接於第1擴散層19，第1接點23b和第1 配線24b係連接於第2擴散層2 1。此外，第3配線28b係具備 寫入字組線之功能而作動。繼之，在第4接點2 9上形成有 下部電極30，且在該下部電極30上的寫入字組線28b的上 方，形成有MTJ元件31。而且，在該MTJ元件31上，形成 有位元線3 2。 又’第1擴散層1 9和第2擴散層2 1係任意一項先形成均 可，亦可先形成第2擴散層21。
依據上述第1實施形態，由於使用SOI基板14而形成二極 體10’故第2半導體層12係每一個晶元由第2半導體層12 下之填埋氧化膜1 3和元件分離區域1 5所圍繞。亦即，各晶 元係和鄰接晶元之間，由填埋氧化膜1 3和元件分離區域1 5 而王電氣性分離。因此，無需如習知技術之為了和鄰接晶 兀作電氣性的分離而調整第1和第2擴散層19、21的深度， 且能抑制二極體特性之不均的現象。 此外’若使用SOI基板14而形成二極體10，則在第1和第 2擴散層19、21之形成當中，在離子注入後之熱擴散時， 第1和第2擴散層1 9、2 1係無延伸至鄰接晶元之虞。因此， -20- 200303084
(16) 由於無需確保鄰接晶元間於長距離，故能縮小記憶體晶元 之尺寸。 又，第1和第2擴散層1 9、2 1係只間離既定間隔而形成較 為理想。此係當銜接以形成第1和第2擴散層1 9、2 1時，則 在該衡接區域形成有P N接合5並產生漏電電流之故。例 如，第1和第2擴散層19、21之間的間隔X係和閘極電極17 的寬幅Y為相等程度即可，但，當考量將記憶體晶元區域 的專有面積予以減少時，則以閘極電極1 7的寬幅Y之1 /2 程度為理想。如此之將第1和第2擴散層1 9、2 1之間的間隔 X較閘極電極1 7的寬幅Y更為縮小之情形，係在將側壁絕 緣膜形成於閘極電極1 7的侧壁之前，調整熱處理時間而形 成第1和第2擴散層1 9、2 1，此後，再將侧壁絕緣膜形成於 閘極電極1 7的側壁即可。 此外，第1實施形態中，第2半導體層1 2係作為P型層， 但，亦可作為N型層，且可將第2半導體層12的雜質濃度， 設定為較第1擴散層19或第2擴散層21的雜質濃度更低。 〔第2實施形態〕 第2實施形態係將配置於S 01基板上之閘極電極的電位 作成可變的狀態之例。又，第2實施形態係只說明有關於 和第1實施形態相異之點。 圖8係表示有關於本發明的第2實施形態之磁性記憶裝 置之電路圖。如圖8所示，在第2實施形態當中，其和第1 實施形態相異之點係將閘極電極的電位作成可變之狀 態。具體而言，構成通道區域之第2半導體層12係P型擴 -21 - 200303084
(17) 散層時，係將負的閘極電壓施加至閘極電極1 7。另一方 面，構成通道區域之第2半導體層12係N型擴散層時，則 將正的閘極電壓施加至閘極電極1 7。如此之將閘極電極1 7 的電位作成可變之狀態，其理由如下述。
有關於第1實施形態之二極體構造，係成為所謂的閘極 控制型之二極體10，且該二極體10之I-V特性係依存於閘 極電壓。此係存在於閘極電極1 7下的界面準位之故。通常 係依據施加至閘極電極1 7的電壓而在閘極電極1 7下形成 空乏層。此時，若在空乏層内存在有界面準位，則該界面 準位係成為結合中心，並產生反偏壓電流。一般而言，閘 極電壓之正值愈大，則空乏層之寬幅愈大，且反偏壓電流 係變得愈大。
此處，如第1實施形態之圖1所示，構成閘極電極1 7下的 通道區域之第2半導體層12係P型擴散層時，由N +型之第2 擴散層21和P型之第2半導體層12所形成之PN接合即成為 問題點。於是，為了能防止因界面準位之反偏壓電流的產 生，可將閘極電壓作成負值。相反地，構成閘極電極1 7 下的通道區域之第2半導體層12係N型擴散層時，可將閘 極電壓作成正值。如此，第2實施形態中，為了能防止因 界面準位之反偏壓電流的產生》而將問極電極1 7的電位作 成可變之狀態。 依據上述第2實施形態，即可獲得和第1實施形態相同之 功效。 進而藉由構成通道區域之第2半導體層12之導電型，而 -22 - 200303084
(18) 將閘極電極1 7的閘極電壓改變成正或負值，即可防止因界 面準位之反偏壓電流的產生。 〔第3實施形態〕 第3實施形態係記憶體晶元陣列區域為使用SOI基板，且 週邊電路為使用容積基板的構造之例。又，第3實施形態 係只說明有關於和第1實施形態相異之點。 圖9 A、9B係表示有關於本發明的第3實施形態之磁性記 憶裝置之截面圖。如圖9 A、9B所示，有關於第3實施形態 之磁性記憶裝置，係並非在記憶體晶元陣列區域和週邊電 路區域之雙方使用SOI基板14，而係只在週邊電路區域作 成容積基板5 1。具體而言，記憶體晶元陣列區域係和第1 實施形態相同，使用SOI基板14而形成二極體10。另一方 面，週邊電路區域係使用容積基板51而在該容積基板51 上形成有週邊電晶體5 2。 此處，圖9A的構造係容積基板5 1的表面為形成和SOI基 板14之第1半導體層11的表面大致相等之高度。因此，記 憶體晶元陣列區域和週邊電路區域之境界係產生段差，且 記憶體晶元陣列區域和週邊電路區域之閘極電極1 7、5 3 係位於不同的高度。 此外，圖9B之構造係容積基板5 1的表面為形成和SOI基 板14之第2半導體層12的表面大致相等之高度。因此，記 憶體晶元陣列區域和週邊電路區域之境界係無段差，且記 憶體晶元陣列區域和週邊電路區域之閘極電極1 7、5 3係位 於相同的高度。 -23 - 200303084
(19) 圖1 0 A至圖1 1 C係表示有關於本發明的第3實施形態之 磁性記憶裝置的製造步驟之截面圖。此處，係說明有關於 只在記憶體晶元陣列區域形成S ΟI基板之2種方法。 首先，使用圖10A、10B、10C而說明有關於依據第1方 法之製造步驟。如圖10A所示，在記憶體晶元陣列區域和 週邊電路區域之例如P型之矽基板1上，形成有構成遮罩 層之矽氧化膜2。此外，在該矽氧化膜2上形成有光抗蝕劑 3，並進行圖案成型並使其能僅殘留於記憶體晶元陣列區 域。繼之，如圖1 〇 B所示，以光抗蝕劑3作為遮罩而選擇 性地蝕刻矽氧化膜2之後，光抗蝕劑3即被去除。此外，將 矽氧化膜2作為遮罩而將例如〇+僅離子注入至週邊電路 區域。此後，矽氧化膜2係被去除。繼之，如圖1 〇 C所示， 藉由進行退火處理而僅在記憶體晶元陣列區域形成有填 埋氧化膜13，並形成SOI基板14。 繼之，使用圖11A、11B、11C而說明有關於依據第2方 法之製造步驟。如圖11A所示，形成SOI基板14，其係由 第1和第2半導體層1卜12和形成於此類第1和第2半導體層 1 1、1 2間之填埋氧化膜1 3所構成。此外，在第2半導體層 1 2上形成有光抗蝕劑3，並進行圖案成型並使其能僅殘留 於記憶體晶元陣列區域。繼之，如圖丨丨B所示，以光抗蝕 劑3作為遮罩而蝕刻週邊電路區域之第2半導體層12和填 埋氧化膜1 3。繼之，如圖丨丨c所示，光抗蝕劑3係被去除。 如此處理’則S ΟI基板1 4係僅殘留於記憶體晶元陣列區 域。 -24- (20) (20)200303084
又’在圖11C的步驟夕说 /驟之後’亦可使用如下之方法而使記 憶體晶元陣列區域和週邊 邊1：路&域作成無段差。例如，如 圖1 1 D所示，在記愫體。a 4d ^ μ B7L陣列區域和週邊電路區域之全 面，堆積有矽氮化膜4。±卜々k 你m 卜 使用微影技術而僅去除週 邊電路區域之矽氮化膜繼夕 ， ^肤々。繼之，如圖nE所示，將依據 選擇晶膜外延成長（SEG : Se1prt;、/A ϋ .. -. elective Epitaxial Growth)所露出之 面的Si，選擇成長至第2半導體層12的表面程度為止藉 此而在週邊電路區域形成有晶膜外延成長層5。繼之，如 圖HF所示，第2半導體層12上之矽氮化膜4係被去除。 依據上述第3實施形態，除了能獲得和第丨實施形態相同 的功效之外，更具有如下之功效。 一般而言，在SOI基板14上所形成之CM〇s電路，由於 具有將物體接點附加於電晶體之必要性，故具有因設置物 體接點之部份而晶片面積係變大之缺點。相對於此，第3 實施形態中，記憶體晶元陣列區域係使用S ΟI基板1 4，而 週邊電路區域係使用容積基板51。據此而由於無需將物體 接點附加於週邊電路電晶體5 2，故和在記憶體晶元陣列區 域和週邊電路區域之兩方使用S01基板之情形相較之 下，更能達成縮小晶片面積之功能。 又，亦可將第3實施形態之記憶體晶元陣列區域之閘極 電極的電麈’作成如第2實施形態之可變的狀態°該情形 時，可獲得和第2及第3實施形態相同的功效。 〔第4實施形—〕 上述第丨裏第3實施形態，係以依據寫入字組線和位元線 -25 - 200303084
(21) 之二轴而進行寫入動作。相對於此，第4實施形態係只以 依據位元線之一軸而進行寫入動作。 圖1 2係表示有關於本發明的第4實施形態之磁性記憶裝 置之平面圖。圖13八係表示沿著圖12的\111八4111八線的磁 性記憶裝置之截面圖，圖13B係表示沿著圖12的 ΧΙΙΙΒ-ΧΠΙΒ線的磁性記憶裝置之截面圖。圖14係表示有 關於本發明的第4實施形態之磁性記憶裝置的電路圖。此 處係只說明和第1實施形態相異之構造。 如圖12、13A、13B、14所示，第4實施形態之磁性記憶 裝置之記憶體晶元係由Μ T J元件、及寫入用之電晶體 Trl、Τγ2、及讀取用之電晶體Τγ3、以及位元線BL1、BL2、 BLC1所構成。 具體而言’係在SOI基板14上，分別形成有寫入用之切 換元件的2個電晶體Trl、Tr2。 電晶體T r 1之閘極電極係具備讀取和寫入字組線w L 1之 功能而作動。電晶體Tr 1的一方之擴散層係隔著有金屬配 線M L 1和接點C 1等而連接於位元線連接配線β乙c 1 ^電晶 體Trl的另一方之擴散層，係隔著有金屬配線ML3和接點 C3等而連接於位元線BL1。 電晶體Tr2之閘極電極係具備寫入字組線wwl 1之功能 而作動。電晶體Tr2的一方之擴散層係隔著有金屬配線 ML2和接點C2等而連接於位元線連接配線blc 1。電晶體 丁Γ2的另一方之擴散層，係隔著有金屬配線M L 5和接點C 5 等而連接於位元線BL2。 -26- 200303084
(22) 此外，位元線連接配線B L C 1係連接著Μ T J元件，且該 MT J元件係連接於接地（GND)線。此處，MTJ元件係亦可 連接著讀取用的切換元件之電晶體Tr3。 又，由於寫入配線係成為1條，故藉由將構成寫入配線 的位元線連接配線B L C 1的延伸方向和Μ T J元件的磁化方 向之相交角度，自90度予以傾斜某種程度（例如45度），而 使該磁化易於進行反相。
像如此之一軸寫入的磁性記憶裝置，係進行如下之資料 的寫入和讀取。
首先，將資料寫入至Μ T J元件時，係將選擇晶元之電晶 體Tr 1、Tr2的閘極電極之字組線WL 1和寫入字組線WWL 1 作成導通狀態，且自位元線B L 1將寫入電流流通於位元線 B L 2，或相反地，自位元線B L 2流通於位元線B L 1。依據 因該寫入電流所產生的磁場，而改變MTJ元件之記錄層的 磁化方向。此處，可依據欲變更的磁化方向而選擇電流方 向。又，在寫入之際，為了防止寫入電流流通於MTJ元件 之情形，則連接於共通的GND線之電晶體Tr3係作成關閉 狀態。 另一方面，在讀取Μ T J元件的資料時，係將選擇晶元之 電晶體Tr 1之字組線WL 1作成導通狀態，且全部之寫人字 組線WWL 1、2、…係作成關閉狀態。此外，隔著MT J元件 而自位元線B L 1流通讀取電流於GN D，並以連接於位元線 B L 1之感測放大器而讀取資料。又，在讀取之際，係將連 接於共通GND線的電晶體Tr3作成導通狀態。 -27-
200303084 依據上述第4實施形態，則除了能獲得和第1實施形態相 同的功效之外’更具有如下之功效。 由依據寫入字組線和位元線之二軸而進行寫入之構造 時，其複數的位元線和字組線係設定成陣列狀，且在此類 位元線和字組線之各交點係配置有M T J元件。此外，在寫 入之際，除了對位於所選擇之位元線和所選擇之字組線的 交點之1個MTJ元件之外，亦對位於所選擇之位元線的下 方或所選擇之字組線的上方之MTJ元件，進行寫入動作。 亦即，以二轴而進行寫入動作時，係具有半選擇晶元的誤 差寫入之虞。 相對於此，第4實施形態係在寫入之際，配置有電晶體
Tr 1、Tr2 ’以使電流能只流通於位元線β L 1、B L 2之間， 因此’寫入電流由於係無流入至所選擇晶元以外，故不存 在半選擇狀態之晶元。因此，可防止半選擇狀態的晶元其 產生干擾不良（資料保持性不良）之現象。 此外’上述第1至第3實施形態，係使用二極體而作為切 換元件’但’亦可使用電晶體以取代二極體。此外，上述 之第4實施形態，亦可使用二極體以取代電晶體Trl、Tr2、 Tr3。 此外’上述第1至第4實施形態，係使用MTJ元件而作為 記憶、70件’彳旦’亦可使用由2個磁性層和此類磁性層所挾 住的導體層所構成之GMR(Giant Magneto Resistive)元件以取 代MTJ元件。 董士 & &術精湛之使用者而言，係易於發現額外之優點和 -28 - 200303084 (24) 變化。因此，廣義而言，本發明之範圍並不自限於此處所 描述之特定細節和展示之代表性應用方式。以此類堆，在 不脫離申請專利範圍所截及其相關聲明所定義之概念精 神和範圍，係可做出多種變化而使用。 圖式代表符號說明 1 碎基板 2 矽氧化膜 3 、 18 、 20 光抗姓劑 4 矽氮化膜 5 晶膜外延成長層 10、73 二極體 11 第1半導體層 12 第2半導體層 13 填埋氧化膜 14 SOI基板 15、65 元件分離區域 16 閘極絕緣膜 17 閘極電極 19、71 第1擴散層 2卜72 第2擴散層 22 絕緣膜 23a、23b、25、27、29 接點 24b、26 第1配線 28 第2配線
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28b 30 31 32 41 ^ 43 42 51 > 61 52 63 64 101 102 103 104 105 106 104’ 、 104” 、 105’ 、 105 107 Π、12、13 Hx>Hy Tr 卜 Tr2 Tr3 BL 卜 BL2、BLC1 WL1 寫入字組線 下部電極 MTJ元件 位元線 磁性層 絕緣層 容積基板 週邊電晶體 源極/汲極擴散層
MOSFET 模板層 初期強磁性層 反強磁性層 基準強磁性層 自由強磁性層 接點層 強磁性層 非磁性層 電流' 磁場 寫入用之電晶體 讀取用之電晶體 位元線 讀取及寫入字組線
-30 - 200303084 (26) WWL1 MU、ML2、ML3 a、C2、C3 BLa、BLC2 寫入字組線 金屬配線 接點 位元連接配線
-31 -

Claims (1)

  1. 200303084 拾、申讀專利範圍 1. 一種磁性記憶裝置，其特徵在於具備： SOI基板，其係具備：第1半導體層、及形成於該第1 半導體層上之第1絕緣膜、以及形成於該第1絕緣膜上之 第2半導體層；
    元件分離絕緣膜，其係具有自前述第2半導體層的表 面而達於前述第1絕緣膜之深度，並選擇性地形成於前 述第2半導體層内； 切換元件，其係形成於前述第2半導體層； 磁性電阻效應元件，其係連接於前述切換元件； 第1配線，其係在前述磁性電阻效應元件的下方，和 前述磁性電阻效應元件間離而配置，並延伸於第1方 向；以及 第2配線，其係形成於前述磁性電阻效應元件上，且 延伸於和前述第1方向相異之第2方向。
    2 ·如申請專利範圍第1項之磁性記憶裝置，其中 前述切換元件係二極體。 3 ·如申請專利範圍第2項之磁性記憶裝置，其中 前述二極體係具備： 閘極電極，其係隔著閘極絕緣膜而形成於前述第2半 導體層上； 第1導電型之第1擴散層，其係形成於前述閘極電極的 一端之前述第2半導體層内，並連接於前述磁性電阻效 應元件；以及 第2導電型之第2擴散層，其係形成於前述閘極電極的 200303084 中 其 置 裝 憶 。 記 内性 層磁 體之 導項 半3 2 第 第圍 述範 前 利 之專 端請 1 申 另如 擴己 1 I 第性 述磁 前之 和項 、 3 係第 層圍 散範 廣 2 斥 第專 述請 前申 如 置 己 S 而 ,ί 韻 間 層 散 中 其 置 裝 憶 前述第1和第2擴散層之間隔，係和前述閘極電極的寬 幅大致相等。 6 .如申請專利範圍第3項之磁性記憶裝置，其中 前述第1和第2擴散層之間隔，係前述閘極電極之寬幅 的 1/2。 7. 如申請專利範圍第4項之磁性記憶裝置，其中 前述第1擴散層和前述第2擴散層之間的前述第2半導 體層，係前述第1導電型或前述第2導電型之第3擴散層。 8. 如申請專利範圍第7項之磁性記憶裝置，其中 前述第3擴散層之雜質濃度係較前述第1擴散層或前 述第2擴散層之雜質濃度更低。 9 ·如申請專利範圍第3項之磁性記憶裝置，其中 前述閘極電極的電位係呈現固定之狀態。 10. 如申請專利範圍第3項之磁性記憶裝置，其中 前述閘極電極的電位係固定於接地電位。 11. 如申請專利範圍第3項之磁性記憶裝置，其中 前述閘極電極的電位係可變之狀態。 12. 如申請專利範圍第7項之磁性記憶裝置，其中 前述第3擴散層為P型時，係將負的電壓施加至前述閘 極電極，且前述第3擴散層為N型時，係將正的電壓施 200303084
    加至前述閘極電極。 13. 如申請專利範圍第1項之磁性記憶裝置，其中 更具備週邊電路區域，其係位於具備有前述磁性電阻 效應元件和前述切換元件的記憶體晶元陣列區域之週 邊，且具備控制前述切換元件的週邊電路，並使用容積 基板。 14. 如申請專利範圍第1 3項之磁性記憶裝置，其中
    前述容積基板的表面之高度，係和前述第1半導體層 的表面之高度大致相等。 15. 如申請專利範圍第1 3項之磁性記憶裝置，其中 更具備： 形成於前述容積基板上的晶膜外延成長層，和該晶膜 外延成長層與前述第2半導體層的表面高度係相等， 第2絕緣膜，其係形成於前述晶膜外延成長層和前述 第2半導體層之間。
    16. —種磁性記憶裝置，其特徵在於具備： SOI基板，其係具備：第1半導體層、及形成於該第1 半導體層上之第1絕緣膜、以及形成於該第1絕緣膜上之 第2半導體層； 元件分離絕緣膜，其係具有自前述第2半導體層的表 面而達於前述第1絕緣膜的深度，並選擇性地形成於前 述第2半導體層内； 第1切換元件，其係形成於前述SOI基板，且具有一端 和另一端； 200303084 1諸續麗| 第2切換元件，其係形成於前述SOI基板，且具有一端 和另一端； 第1配線，其係連接於前述第1切換元件之前述一端； 第2配線，其係連接於前述第2切換元件之前述一端； 第3配線，其係連接於前述第1切換元件的前述另一端 和前述第2切換元件的前述另一端；以及 磁性電阻效應元件，其係連接於前述第3配線。 17. 如申請專利範圍第1 6項之磁性記憶裝置，其中 前述磁性電阻效應元件的磁化方向，係相對於前述第 3配線的延伸方向而傾斜4 5度。 18. 如申請專利範圍第1 6項之磁性記憶裝置，其中 前述第1切換元件之閘極電極，係寫入和讀取用之字 組線。 19. 如申請專利範圍第1 6項之磁性記憶裝置，其中 前述第2切換元件之閘極電極，係寫入用之字組線。 20. 如申請專利範圍第1 6項之磁性記憶裝置，其中 更具備有第3切換元件，其係連接於前述磁性電阻效 應元件。 21. 如申請專利範圍第20項之磁性記憶裝置，其中 前述第3切換元件之閘極電極，係讀取用之字組線。 22. 如申請專利範圍第1 6項之磁性記憶裝置，其中 前述磁性電阻效應元件係連接於地線。 23. 如申請專利範圍第1 6項之磁性記憶裝置，其中 前述第1和第2切換元件係電晶體或二極體。 200303084
    24. 如申請專利範圍第20項之磁性記憶裝置，其中 前述第3切換元件係電晶體或二極體。 25. 如申請專利範圍第1 6項之磁性記憶裝置，其中 將前述第1和第2切換元件作成導通狀態，並將電流流 通於前述第1和第2配線之間，且將資料寫入至前述磁性 電阻效應元件。 26. 如申請專利範圍第25項之磁性記憶裝置，其中 更具備第3切換元件，其係連接於前述磁性電阻效應 元件。 在寫入前述資料之際，前述第3切換元件係作成關閉 狀態。 27. 如申請專利範圍第1 6項之磁性記憶裝置，其中 將前述第1切換元件作成導通狀態，且將前述第2切換 元件作成關閉狀態，自前述第1配線而將電流流通於前 述磁性電阻效應元件，並讀取前述磁性電阻效應元件的 資料。 28. 如申請專利範圍第27項之磁性記憶裝置，其中 更具備第3切換元件，其係連接於前述磁性電阻效應 元件， 在讀取前述資料之際，前述第3切換元件係作成導通 狀態。 29. 如申請專利範圍第1項之磁性記憶裝置，其中 前述磁性電阻效應元件，係由第1磁性層、第2磁性層 和非磁性層之至少3層所構成之MTJ元件 200303084 申請專利範園續頁 30. 如申請專利範圍第2 9項之磁性記憶裝置，其中 前述MTJ元件係為具有1層的前述非磁性層之1重接合 構造、或具有2層的前述非磁性層之2重接合構造。 31. —種磁性記憶裝置的製造方法，其特徵在於具備下述步 驟：
    形成SOI基板，該SOI基板係具備：第1半導體層、及 配置於該第1半導體層上之第1絕緣膜、以及配置於該第 1絕緣膜上之第2半導體層； 選擇性地形成元件分離絕緣膜於前述第2半導體層 内，且該元件分離絕緣膜係具有自前述第2半導體層的 表面而達於前述第1絕緣膜的深度； 形成切換元件於前述第2半導體層； 形成延伸於第1方向之第1配線； 在前述第1配線的上方和前述第1配線間離，而形成連 接於前述切換元件之磁性電阻效應元件；以及
    在前述磁性電阻效應元件上，形成延伸於和前述第1 方向相異之第2方向的第2配線。 32. 如申請專利範圍第3 1項之磁性記憶裝置的製造方法，其 中 前述切換元件係二極體。 33. 如申請專利範圍第3 2項之磁性記憶裝置的製造方法，其 中下述步驟 前述二極體之形成，係含有下述步驟： 隔著閘極絕緣膜將閘極電極形成於前述第2半導體層 -6- 200303084
    上； 在前述閘極電極的一端之前述第2半導體層内，形成 連接於前述磁性電阻效應元件之第1導電型之第1擴散 層； 在前述閘極電極的另一端之前述第2半導體層内，形 成第2導電型之第2擴散層。 34. 如申請專利範圍第3 3項之磁性記憶裝置的製造方法，其 中 前述第2擴散層係和前述第1擴散層間離而形成。 35. 如申請專利範圍第3 4項之磁性記憶裝置的製造方法，其 中 將雜質注入至前述第1擴散層和前述第2擴散層之間 的前述第2半導體層内，並形成前述第1導電型或前述第 2導電型之第3擴散層。 36. 如申請專利範圍第3 5項之磁性記憶裝置的製造方法，其 中 前述第3擴散層係能形成較前述第1擴散層或前述第2 擴散層更低之雜質濃度。 37. 如申請專利範圍第3 3項之磁性記憶裝置的製造方法，其 中 在前述第1和第2擴散層的間隔係和前述閘極電極的 寬幅大致相等之狀態下，形成前述第1和第2擴散層。 38. 如申請專利範圍第3 3項之磁性記憶裝置的製造方法，其 中 200303084
    在前述第1和第2擴散層的間隔係成為前述閘極電極 的寬幅之1/2之狀態下，形成前述第1和第2擴散層。 39. 如申請專利範圍第3 1項之磁性記憶裝置的製造方法，其 中 形成使用前述S ΟI基板之記憶體晶元陣列區域、以及 使用容積基板之週邊電路區域。 40. 如申請專利範圍第3 9項之磁性記憶裝置的製造方法，其 中 第1方法係： 將遮罩層形成於前述記憶體晶元陣列區域之基板上； 以前述遮罩層作為遮罩，且在前述週邊電路區域之前 述基板内，進行離子注入； 藉由在前述記憶體晶元陣列區域之前述基板内形成 前述第1絕緣膜，而在前述記憶體晶元陣列區域係形成 前述SOI基板，且在前述週邊電路區域係形成前述容積 基板。 41. 如申請專利範圍第3 9項之磁性記憶裝置的製造方法，其 中 第2方法係： 在前述記憶體晶元陣列區域和前述週邊電路區域，形 成前述SOI基板； 藉由去除前述週邊電路區域之前述第1絕緣膜和前述 第2半導體層，而在前述記憶體晶元陣列區域係形成前 述SOI基板，且在前述週邊電路區域係形成前述容積基 200303084
    板。 42. 如申請專利範圍第4 1項之磁性記憶裝置的製造方法，其 中 更具備下述步驟： 將第2絕緣膜形成於前述SOI基板和前述容積基板上； 將前述週邊電路區域之前述第2絕緣膜予以部份去 除，並露出前述容積基板的表面； 將晶膜外延成長層形成於前述容積基板上； 將前述第2半導體層上的前述第2絕緣膜予以去除，且 將前述晶膜外延成長層的表面和前述第2半導體層的表 面作成相等。 43. —種磁性記憶裝置的製造方法，其特徵在於具備下述步 驟： 形成SOI基板，該SOI基板係具備：第1半導體層、及 配置於該第1半導體層上之第1絕緣膜、以及配置於該第 1絕緣膜上之第2半導體層； 在前述第2半導體層内，選擇性地形成元件分離絕緣 膜，且該元件分離絕緣膜係具有自前述第2半導體層的 表面而達於前述第1絕緣膜之深度； 在前述SOI基板上，分別形成具有一端和另一端之第1 和第2切換元件； 將磁性電阻效應元件形成於前述S 01基板的上方； 形成第1至第3配線，前述第1配線係連接於前述第1切 換元件的前述一端，前述第2配線係連接於前述第2切換 200303084
    元件的前述一端 件的前述另一端 及前述磁性電阻 44如申請專利範圍 中 ，前述第3配線係速接於前述第1切換元 、及前述第2切換元件的前述另一端、 致應元件。 第4 3項之磁性記憶裝置的製造方法，其 在前述磁性電|1 且 敦應元件的磁化方向係相 對於前述 第3配線的延伸方 性電阻效應元件和 45·如申請專利範圍第 中 向而傾斜45度之狀態下，形成前述磁 前述第3配線。 43項之磁性記憶裝置的製造方法，其
    前述第1和第2切拖- ^ 〇 刀換疋件，係電晶體或二極體 46.如申請專利範圍第灼項之磁性記憶裝置的製造方法，其 中 更具備下述步驟： 形成連接於前述磁性電阻效應元件的第3切換元件。
    47.如申請專利範圍第46項之磁性記憶裝置的製造方法，其 中 前述第3切換元件係電晶體或二極體β 48·如申請專利範圍第43項之磁性記憶裝置的製造方法，其 中 前述磁性電阻致應元件，係由第1磁性層、第2磁性層 及非磁性層之至少3層所構成之ΜΤΙ元件。 -10-
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