TW200301938A - Semiconductor structure with silicon on insulator - Google Patents

Description

200301938 五、發明說明（l) 一、 【發明所屬之技術領域】 本舍明係關於—種半導體結構，特別是關於一種絕緣 層上有矽之半導體結構。 二、 【先前技術】 近年來，隨著半導體製程技術的發展，對於半導體元 件的積集度之要求有著日益提昇的趨勢。由於在高積集度 的，求下，半導體元件的尺寸勢必隨著積集度的提昇而隨 之縮小。然而’隨著半導體元件尺寸的縮小，在半導體製 程上也發現了許多新的問題有待解決。 υχ 1 ae

.以金屬氧化半導體場效應電晶體（Meta >emi^〇nduCt〇r Field Effect Transistor; M0SFET)為 ί 一 Ik著？QSF^T?尺寸縮小’閘極的通道長度將會持續的_ 短乂得到車乂阿的驅動電流（d r i v i n g c u r r e n t)。較短的 因此，習知技藝3較高的漏。町如)。 如絕緣層上有石夕U始研發一些新6则與/或結構’例

極裝置（doubU^ llC〇n ⑽ inSUlat〇r; S〇I)及雙重 ^ 元件之效能。gate devlce)，以期改善短通道的半導I

子在半導體底材 晶格排列方向有 晶格排列於_右 j白知技藝者的研究中已經發現， ”遷移能力u〇bllity)與半導體底材： 者岔切的關聯性。f半導體元件形成於一 200301938 五、發明說明（2) 利於電子遷移的方向之底材的時候，將可以提昇上述半導 體元件中的電子傳遞速率。但是，上述半導體底材的晶格 排列方向雖然有利於電子遷移，卻不利於半導體結構的切 割製程。所以，上述的半導體元件常會在切割製程中受到 損傷，進而影響半導體元件的良率。特別是當半導體元件 的尺寸隨著積集度提昇而縮小的時候，上述半導體元件在 切割製程中受到損傷的問題將會愈形嚴重。 因此，如何提供一種可以有效提昇半導體元件的電子 傳遞速率，並且可以降低半導體元件再切割製程中受到損 傷的半導體結構已是一項重要的研究目標。 三、【發明内容】 鑑於上述的發明背景中，習知技藝在半導體結構方面 所產生的諸多缺點，本發明之一主要目的為提供一半導體 結構，上述的半導體結構可以藉由使用一晶格排列方向有 利於切割製程之底材來降低半導體元件受損的機率，進而 可以提昇上述半導體元件之良率。 本發明之另一目的為提供一半導體結構。根據本發明 的半導體結構可藉由使用一晶格排列方向有利於電子遷移 的底材，以提昇上述半導體結構中的半導體元件之效能。 根據以上所述之目的，本發明提供了一項半導體結構

200301938 五、發明說明 。上述的 上述第一 述第二底 與第二底 二方向。 製程的晶 到損傷的 利於電子 子傳遞速 昇半導體 能。 (3) 半導體 底材上 材上可 材中的 上述的 格排列 機率。 遷移之 率。因 元件之 結構至少包含一第一底 ，與一第二底 以包含至少一 晶格排列方向 第一底材中的 方向，以降低 且上述的第二 晶格排列方向 此，根據本發 良率，更可以 材位 半導 分別 晶格 半導 底材 ，以 明的 有效 於上 體元 係排 係排 體元 中的 提昇 設計 的提 材， 述絕 件。 列於 列於 件在 晶格 半導 不僅 昇半 一絕緣層位於 緣層上。再上 上述第一底材 與第 切割 第 有 切割 係排 體元 可以 導體 方向 利於 製程 列於 件中 有效 元件 中受 一有 的電 的提 之效 相較於習知技藝之半導體結構的缺點，根據本發明的 設計之半導體結構可以結合兩種不同晶格排列方向之底材 。上述之一底材的晶格排列方向可以是一有利於半導體結 構的切割之晶格排列方向，且上述的另一底材的晶格排列 方向可以是排列於一有利於電子遷移的方向。因此，根據 本發明的設計不僅可以有效的提昇半導體元件的良率，並 同時可以有效的提昇上述半導體元件的效能。 四、【實施方式】 本發明的一些實施例會詳細描述如下。然而，除了詳 細描述外，本發明還可以廣泛地在其他的實施例施行，且 本發明的範圍不受限定，其以之後的專利範圍為準。

第7頁一 200301938 五、發明說明（4) 照以 半的時會晶導半免述 依， 與材割不的半的避上 有張 向底切也材述明以升 沒誇 方當行，底上發，提 並被 列，進開當在本性以 分經 排如構分，昇據特可 部已 格例結來面提根之時 同比 晶。體道方於。向同 不相 的性導割一助率方並 的度。 材聯半切另有速列， 件尺解 底關對著。將遞排傷 元關理 ，的，沿傷，傳格損 各相的 現分候易損候子晶到。 ，他明 發可時容成時電種受率 中其發 究不的材造的之兩中速 書與本 研密上底件列件的程遞 明度和 的著向體元排元述過傳 說尺述 者有方導體來體上割子 本些描 藝性一半導向導合切電 在某的 技特某的半方半結在之 ，。楚 知之於述的一的將件件 者圖清 習構列上成某上構元元 再繪更 從結排僅形著材結體體 寸供 體格不所沿底體導導 尺提 導晶，對格體導半半

第8頁 200301938 五、發明說明（5) 一底材的晶格排列方向可以讓上述的半導體結構更容易切 割，而且在切割的過程中不會造成半導體元件的損傷。另 一方面，上述第二底材中的晶格排列方向有助於提昇將來 在第二底材上所形成之半導體元件，例如M0SFET，之電子 傳遞速率。所以，根據本實施例的設計，上述的半導體結 構不僅可以有效的避免半導體結構中的半導體元件在切割 過程中受到損傷，更可以有效的提昇上述半導體元件之電 子傳遞速率，進而增進上述半導體元件之效能。 本發明之另一較佳實施例係一半導體結構。上述的半 導體結構可以包含一絕緣層上有矽（S0 I )之結構。第一圖 係一根據本實施例之半導體結構的示意圖。參考第一圖， 上述的半導體結構至少包含一第一底材1 0 0，一絕緣層1 2 0 位於第一底材1 0 0上，以及一第二底材1 4 0位於上述絕緣層 1 2 0上。第一底材1 0 0與第二底材1 4 0之組成可以包含矽。 上述的絕緣層1 2 0可以包含氧化矽。 根據本實施例，第一底材1 0 0中的晶格可以排列於一 第一方向。上述的第一底材1 0 0之晶格排列方向，第一方 向，有利於上述半導體結構之切割。換言之，根據本實施 例的設計’在切割上述半導體結構時’上述的半導體結構 將可以整齊的沿著切割道（s c r i b e 1 i n e s )來切開，而且在 切割後所得到的半導體元件將不會受到任何的損傷。在根 據本實施例之一較佳範例中，上述的第一方向可以是< 11 0

200301938 五、發明說明（6) 在第二底材140上可以更包含至少一組諸如m〇sfet之 類的半導體70件。第二底材！ 4 〇的晶格排列於一二 。上述的第二方向可以是一有助於提昇上述半導體^元件° 電子傳遞速率的晶格排列方向，使得第二底' 效的提昇上述半導體元件之效能。 -< 」以有 術（wafer bondlng)來形成於第一底材1〇〇上。 安孜 底材140可以先相對於第—底材1〇〇旋轉— 耵=弟一 於第一底材m上。在根據本實施例之一較佳^後’再黏接 述的第一底材100之晶格排列方向可以是<11〇〉&，上求上 底^ 140的晶格排列方向可以是<1〇〇>。在本範 处f ; :^驗。也就是說，根據接 ==第二底請在黏接至第一一 ^ ^ 根據本實施例之另一範例中，上述第一底材1 〇 0與 弟一底材140之晶格排列方向可以皆為<11〇>。在本範例中 ’為了使根據本範例的半導體結構可以同時具有容易切 人車乂仏的电子傳遞速率等功能，上述的第二底材1 4 〇可以 先相對於第一底材i 〇〇旋轉45度之後，再黏接至第一底材

200301938 五、發明說明（7) 1 0 0上。所以，在根據本範例的半導體結、構中，第一底材 1 0 0的晶格排列於一有利於切割的晶格方向，且第二底材 1 4 0的晶格排列於一有利於電子傳遞的晶格方向。 根據本實施例之設計，由於上述的第一底材1 〇 〇之晶 格排列方向有利於半導體結構的切割，所以，在對根據本 實施例的半導體結構進行切割的時候，將不會對半導體元 件造成損傷。另一方面，由於第二底材1 4 0的晶格排列方 向有助於提昇電子傳遞速率，所以，本實施例的設計可以 有效的提昇半導體元件的效能。因此，根據本實施例的設 計不僅可以防止半導體元件在切割的過程中受到損傷，更 可以有效的提昇半導體元件的效能。 為了更進一步的說明本實施例的設計，在下文中將藉 由根據本發明之另一較佳實施例來揭露一根據本發明的半 導體結構之形成方法。此一形成方法僅用以協助本發明之 了解，且本發明之申請專利範圍並不以此為限。上述的半 導體結構可以包含一黏接與回蝕刻的絕緣層上有矽結構（ bonding and etch-back silicon on insulator; BESOI 。第二A圖至第二C圖係形成一根據本實施例之半導體結構 的示意圖。 首先，提供一第一底材20 0與一第二底材220。在第二 底材2 2 0之表面形成一氧化矽層2 4 0。接著，在第二底材

第11頁 200301938 五、發明說明（8) ， 2 2 0的一表面上進行離子植入。上述離子植入的步驟所使 用的離子可以是氫離子（H+)。上述離子植入的區域可以表 示為2 6 0。 然後，參考第二B圖，上述的第二底材2 2 0可以藉由晶 片黏合的技術將第二底材2 2 0經過離子植入之一側與第一 底材2 0 0黏合。上述的晶片黏合製程可以藉由一高溫製程 來完成。此時’可以形成一第一底材200 -氧化石夕層2 4 0 -第 二底材2 2 0之絕緣層上有矽的半導體結構，如第二B圖。 上述的第二底材2 2 0在與第一底材2 0 0黏合之前，可以 先相對於第一底材2 0 0旋轉一角度。在根據本實施例之一 範例中，上述第一底材2 0 0與第二底材2 2 0的晶格排列方向 可以皆為< 1 1 0 >。在本範例中，為了使第一底材2 0 0的晶格 排列方向有利於半導體結構的切割，且使第二底材2 2 0之 晶格排列方向有利於電子的遷移，在第二底材2 2 0黏合至 第一底材2 0 0上之前，第二底材2 2 0可以先相對於第一底材 2 0 0旋轉4 5度。 在另一範例中，上述的第一底材2 0 0之晶格排列方向 《I 為< 1 1 0 >，且第二底材2 2 0之晶格排列方向為< 1 0 0 >。在本 範例中，上述的第二底材2 2 0在黏合至第一底材2 0 0上之前 之旋轉角度為0度。換言之，第二底材2 2 0可以直接黏合至 第一底材2 0 0上。

第12頁 200301938 五、發明說明（9) 接著，藉由一智慧切割（smart cut)的技術來移除部 分的第二底材2 2 0。在一高溫製程下.，將第二底材2 2 0中沒 ，· 有離子植入的區域，如第二B圖中的2 2 5，予以剝除。上述 的智慧切割至少包含一高溫製程，用以剝除第二底材2 2 0 ' 中沒有離子植入的區域2 2 5，與一化學機械研膜製程 (chemical mechanical polishing; CMP)，用以對留在第 一底材2 0 0上之離子植入區域2 6 0的表面進行平坦化。在經 過上述智慧切割的步驟後，原本第二底材2 2 0中的離子植 入區域2 6 0將會留在第一底材2 0 0上，且第二底材2 2 0中沒 || 有離子植入的區域2 2 5將會被移除，進而形成如第二C圖所 不的半導體結構。上述弟二底材220中沒有離子植入的區 域2 2 5在剝除之後，可以加以回收並再次用來作為上述的 第一底材2 0 0或是第二底材2 2 0。 在習知技藝的半導體結構中，為了方便半導體結構的 切割並避免在切割時損傷半導體元件，上述的半導體元件 可以形成於一晶格排列於有利於半導體結構切割的方向之 半導體底材上，例如一晶格排列方向為< 11 0 >之半導體底 材。然而，在上述的半導體結構中，上述半導體底材的晶 格排列方向雖然有助於半導體結構的切割，卻不利於電子 的遷移。所以，在上述半導體結構中，半導體元件的效能 將會因為電子傳遞速率下降而大打折扣。

第13頁 200301938 五、發明說明（ίο) ' 在另一種習知技藝的半導體結構中，為了提昇半導體 元件的效能，可以將半導體元件形成於一晶格排列方向有 利於電子遷移的半導體底材上，例如一晶格排列方向為< 100 >之半導體底材。如此一來，將可有效的提昇上述的半 導體結構中的電子傳遞速率，進而提昇上述半導體元件之 效能。然而，在上述半導體結構中，由於上述半導體底材 之晶格排列方向不利於半導體結構之切割，所以，在對上 述半導體結構進行切割時，將會損傷上述的半導體元件， 進而降低半導體元件之良率。 相較於習知技藝中的半導體結構，本發明的設計可以 藉由一絕緣層上有矽的結構來結合兩種不同晶格排列方向 的半導體底材。其中^ 一半導體底材的晶格排列方向可以 是一有利於半導體結構的切割之方向，而另一半導體底材 在黏合至上述半導體底材後的晶格排列方向係一有利於電 子遷移之方向。根據本發明的半導體結構中的電子傳遞速 率可以比習知技藝中的半導體結構之電子傳遞速率更快。 在根據本發明之一較佳範例中，根據本發明之半導體結構 中的電子傳遞速率可以比習知技藝中的半導體結構之電子 傳遞速率高約7 0〜8 0 %。因此，根據本發明的設計不僅可以 在切割的過程中降低半導體元件的損傷機率，更可以有效 的提昇半導體元件的電子傳遞速率。所以，根據本發明的 半導體結構可以有效的提昇半導體元件的良率，並同時可 以有效的提昇上述半導體元件的效能。

-第14頁 200301938 五、發明說明（11) 綜合上述，本發明提供了一種具有絕緣層上有矽（S0 I )的半導體結構。上述的半導體結構至少包含一第一底材 ，一絕緣層位於上述第一底材之上，以及一第二底材位於 上述絕緣層之上。在上述第二底材上可以更包含至少一半 導體元件。上述的第一底材之晶格排列於一有助於切割製 程的晶格排列方向。上述的第二底材可藉由一晶片黏合技 術來形成於第一底材上。上述的第二底材再黏合至第一底 材上之前可以先旋轉一角度。上述的第二底材之晶格係排 列於一有利於電子遷移之晶格排列方向。所以，根據本發 明之半導體結構不僅可以避免在半導體結構的切割過程中 對半導體元件造成損傷，更可以提昇在上述半導體結構中 的電子傳遞速率。因此，根據本發明的設計可以有效的提 昇半導體元件之良率，並可有效的提昇上述半導體元件之 效能。 以上所述僅為本發明之較佳實施例而已，此實施例僅 係用來說明而非用以限定本發明之申請專利範圍。在不脫 離本發明之實質内容的範疇内仍可予以便化而加以實施， 此等變化應仍屬本發明之範圍。因此，本發明之範疇係由 以下之申請專利範圍所界定。

第15頁 200301938 圖式簡單說明 五、【圖式簡單說、明】 第一圖為一根據本發明之半導體結構的示意圖；及 第二A圖至第二C圖為一根據本發明之半導體結構的示 意圖。 主要部份之代表符號： 100 第一底材 120 絕緣層 140 第二底材 2 0 0 第一底材 2 2 0 第二底材 2 2 5 第二底材2 2 0中沒有離子植入的區域 24 0 氧化矽層 2 6 0 第二底材2 2 0中具有離子植入的區域

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Claims (1)

1. 200301938 六、申請專利範圍 1. 一種半導體結構，其中該半導體結構包含： 一第一底材，該第一底材之晶格排列於一第一方向； 一氧化層位於該第一底材上；及 一第二底材位於該氧化層上，其中該第二底材之晶格 排列於一第二方向。 2. 如申請專利範圍第1項之半導體結構，其中上述之第一 方向係< 1 1 0 >。 3. 如申請專利範圍第2項之半導體結構，其中上述之第二 方向係< 1 0 0 >。 4. 如申請專利範圍第2項之半導體結構，其中上述之第二 方向係< 1 1 0 >。 5. 如申請專利範圍第4項之半導體結構，其中上述之第二 底材係相對於該第一底材旋轉一角度後，再黏合於該第一 底材上。 6 .如申請專利範圍第1項之半導體結構，其中上述之第二 底材係藉由一晶片黏接技術（w a f e r b ο n d i n g )來形成於該 第一底材上。 7. —種半導體結構，其中該半導體結構包含：

   第17頁 200301938 六、申請專利範圍 、 一第一底材，該第一底材之晶格排列於一第一方向； 一絕緣層位於該第一底材上；及 一晶格排列於一第二方向之第二底材位於該絕緣層上 ，其中該第二底材係相對於該第一底材旋轉一角度後黏合 於該第一底材上。 - 8. 如申請專利範圍第7項之半導體結構，其中上述之第二 底材係藉由一晶片黏接技術來形成於該第一底材上。 9. 如申請專利範圍第7項之半導體結構，其中上述之第一 || 方向係< 1 1 0 >。 1 0 .如申請專利範圍第9項之半導體結構，其中上述之第二 方向係< 1 0 0 >。 1 1.如申請專利範圍第1 0項之半導體結構，其中上述之第 二底材之該旋轉角度係0度。 1 2 .如申請專利範圍第9項之半導體結構，其中上述之第二 方向係< 1 1 0 >。 Φ 1 3 .如申請專利範圍第1 2項之半導體結構，其中上述之第 二底材之該旋轉方向係4 5度。

   第18頁 200301938 六、申請專利範圍 1 4 .如申請專利範圍第7項之半導體結構，其中上述之絕緣 層包含氧化石夕。 1 5. —種半導體結構，其中該半導體結構具有一黏接與回 儀刻之絕緣層上有石夕（bonding and etch-back silicon ο n i n s u 1 a t o r )的結構，該半導體結構包含： 一第一底材，該第一底材之晶格排列方向係< 1 1 0 > ; 一氧化矽層位於該第一底材上；及 一第二底材位於該氧化矽層上，其中該第二底材係相 對於該第一底材旋轉一角度後黏接於該第一底材上。 1 6 .如申請專利範圍第1 5項之半導體結構，其中上述之第 二底材之晶格排列方向係< 1 0 0 >。 1 7.如申請專利範圍第1 6項之半導體結構，其中上述之第 二底材之該旋轉角度係0度。 1 8 .如申請專利範圍第1 5項之半導體結構，其中上述之第 二底材之晶格排列方向係< 11 0 >。

   1 9 .如申請專利範圍第1 8項之半導體結構，其中上述之第 二底材之該旋轉角度係4 5度。