TW199246B - - Google Patents

Description

Λ 6 Η 6 五、發明説明（3) 發明背景 經濟部屮央櫺準局κχ工消伢合作社印製 尤高 β 必容条載接 I, ί 邏 率有裝置有，的裝門 条 連有 ,較 份相得負連卩 高 拉動具道裝只置置道之 路有 部之使大括 ？*0於 上移其通道，裝裝通壓 電 ， 作各需以動包Ϊ,装應 道質以Ρ-通間拉道Ν-電 體者S，所路驅路 對 通本。的Ν-之上通用極 積用 ，處如電求電 相Ρ-的多小 ，端作Ν-使閘 腥使 έ 面非衝要衝 生 ，置倍大性極用 ，。於 導知 Μ 介並缓當缓産 量裝二同導源披之壓低 半習 SS'壓份號出是出 5 之以 容道的相傳和置言電至 成於 — g部信輸像輸irao 置 動通置有大端裝換極拉 製之 S3 同之動，動αοβ 裝 驅 Ν 裝於較極道 c 電上 f 88 的 點節 所較增同不處驅合驅©*拉 高為道之的汲通器極能 術，自 ^ 的面和耦之 上HO有因通較它於N-耦閘僅 技作 Λ、、 統介面相此 1卩為VO要 ，ρ-置於，種隨的極 S 輔和 ΜΟ操立 糸於介份如 as 作位求代為裝由置此極它電 CM速 ί 希子，供部 ，”^置準要取^:道。裝當源着極 由快 電是提它地VD位裝壓上所it通性道。是耦源 Is1 I 關有 u? / 於可要其型位電道電用置 ίΝ 導通值同隨 ， 有具出和。。需與典電應通出應裝Ob，傳P-抗如圔是 係之 要份合常能 。應供P-輸在道 m 率的的阻就企點 明良 裔部耦經份此供源 一高 ，通1C動倍等的用將缺 發改 „1 常同相 ，部如源電用的是N-ns移 二相小作極有 本種“ 經不此此 一 是電低 ，位可由Γ1大有於大的電僅 一輯 的彼因的即高於候準 已nt較 ，之半們極的 指邏 統須。統時於接時輯 裝(i之置較一他源置 (請先閲讀背而之注意事項再填寫本頁) 本紙張尺度遑用中8«家標準（CNS)T4規格（210X297公龙） 〇 81. 7. 20,000張（11) 199246 Λ 6 Π 6 經读部中央描準局CX工消许合作社印製 五、發明説明（4 ) 限電壓降。 於第1圖中，顯示了習知之源極隨耦器電路2,該電路 包括有Ν -通道上拉電晶體ΜΝ1。電晶體ΜΝ1的汲極，連接至 高源供應電位VDD,大約為+ 5.0V。電晶體ΜΝ1的閘極連接 至輸入節點4,以接收輸入控制信號ENHIGH。電晶體ΜΝ1的 源極連接至輸出節點6,以提供輸出。如通常所熟知的 CMOS數位積體電路，輸入控制信號ENHIGH,其正常邏輯準 位，為由低電源供應電位VSS所表示之（1)低或“0”邏輯 狀態，和由高電源供應電位VDD所表示之（2)高或“1”邏 輯狀態。低電源供應電位VSS通常連接至外部接地或0V。 因此，假如閘極電壓於節點4 ,限制操作於C Μ 0 S ( 0〜+ 5.0V)範圍内，那麼Ν-通道源極隨耦電路僅能上拉節點6之 輸出至+ 5.0V電壓減掉門限電壓VTn,大約為+ 3.5V。電壓 VTn為主體效應增強通道電晶體ΜΝ1之門限值，該門限電 歷傜相依於相關之加至基片電壓之源極電極的操作電壓而 可變化。 此門限電壓能藉由連接N -通道基片至源極電極而固定 。可是，此種技術僅能於CMOS技術中進行，於CMOS技術中 ,H -通道裝置與P -阱基片相隔離。應注意到假如希望連接 至TTL輸出邏輯準位，那麼習知之源極隨耦器電路2即十分 適用，因為節點6之輸出僅需上拉至大約+2.4V電壓。另一 方面，假如要求較高之輸出電壓準位，即CMOS邏輯準位 之0〜+ 5 · 0 V ,那麼就閘極電壓必須增加，或者門電壓必須 減少。因為裝置門限電壓之減少，將會在另一電路上産生 (請先閲讀背而之注意事項#填窍本頁) 本紙張尺度逍用中a Η家樣準(CNS) T4規格（210X297公釐) 4 81. 7. 20,000張（II) 199246 Λ 6 η 6 經濟部中央標準局员工消费合作社印製 五、發明説明（5 ) 反效果，因此通常不採用此過程。 於習知技蕤中，曾企圖利用第2圖中所示之閘極升壓 電路8來增加閘極電壓。該升壓電路8包括附加之第2Ν -通 道電晶體ΜΝ2。該電晶體ΜΝ2之閘極連接至高電源供應電位 VDD,和它的源極連接至輸入節點4，以接收輸入控制信號 ENHIGH。電晶體ΜΝ2的汲極連接至Ν -通道上拉電晶體ΜΝ1的 閘極（節點NUP)。自電容SC連接於閘極節點NUP和輸出節點 6之間。當信號Ε Ν Η I G Η出現（高邏輯準位），電晶體 Μ Ν 2於 輸入控制信號Ε Ν Η I G Η和閘極節點Ν ϋ Ρ之間提供隔離。 當輸入控制信號ENHIGH在做低至高之轉移時，電晶體 ΜΝ2不關掉，一直到輸人控制信號ENHIGH到逹大約+ 3.5V為 止，這是再由於主體效應門限的關傜。基於此點，當電晶 體ΜΝ1的源極電壓上升，自電容推升閘極節點HUP成較高， 此當升壓效應開始時實施。如此，此有大約+ 3.5V起始電 壓的自升壓電路8,於閘極節點NUP承受無益之供應電壓上 升，該節點N U P的電壓上升，實際上慢於提供至第1圖所示 之習知源極隨耦電路2閘極之輸入控制信號ENHIGH。因此， 當升壓電路8對應至高邏輯準位，將産生較高之最後輸出 電壓準位，而有較慢之操作速度。 因此希望能提供一種改良之自升壓電路，該自升壓電 路不僅提供較高之邏輯“1”輸出電壓準位，而且亦有較 快速之轉換度。本發明自升壓電路，較之第2圖之習知自 升壓電路，表現出如述之改良。 發明概要 (請先閲讀背而之注意事項#填寫本頁) 本紙51尺度边用中國Η家樣準(CNS)肀4規格（210X297公龙) 5 81. 7. 20,000¾ (11) 經濟部屮央標準局员工消费合作社印製 B 6 l99246 五、發明説明（6 ) 本發明之一目的為提供一種改良之自升壓電路，該自 升壓電路有相對簡單和經濟之製造和组合，而又能克服先 前技藝自升壓電路之缺點。 本發明之另一目的為提供一種CMOS自升壓電路，該自 升壓電路有較快之操作速度，和較之於習知使用者有較高 之邏輯“ 1 ”輸出電壓準位。 本發明之又一目的為提供一種CMOS自升壓電路，該自 升壓電路由第一上拉裝置，閘極裝置，自電容，第二上拉 裝置，和脈衝電路所形成。 按照這些目標和目的，本發明偽有關提供一種有較快 之操作速度，和對應至高邏輯狀態，有較高輸出電壓準位 之CMOS自升壓電路，該電路包括輸入節點，上拉N-通道電 晶體，自電容，N -通道閘電晶體，上拉P -通道電晶體， HAND邏輯閘，和延遲之件。該輸入即點接收擺動於對應至 低邏輯準位之低電源供應電位和對應至高邏輯準位之高電 源供應電位之間的輸入控制信號。該上拉N -通道電晶體之 汲極連接至高電源供應電位，而其閘極連接至閘極節點， 以及其源極連接至輸出節點。該自電容横跨連接上拉N -通 道電晶體的閘極和汲極。該N -通道閘控電晶體之汲極-源 極傳導路徑連接於閘極節點和輸入節點之間，和其閘極連 接至高電源供應電位。 上拉P -通道電晶體之源極連接至高電源供應電位，其 閘極連接至下拉節點，和其汲極連接至閘極節點。HAND邏 輯蘭有第一輸入，第二輸入，和輸出。該NAND邏輯閘之第 (請先閲讀背而之注意事項#塡寫本頁) 本紙5Jt尺度遑用中SH家《準(CNS)〒4規格（210X297公;《：) 6 81. 7. 20,000張⑻ 199246__ 五、發明説明（7 ) 一輸入連接至輸入節點，和NAND邏輯閘的輸出連接至下拉 和 點 節 〇 入號 输信 於制 接控 連入 互輸 相遲 件延明 元以説 遲，單 延間簡 。 之之 點入式 節輸圖 二 第 的 蘭 輯 邐 考完 參更 合夠 配能 之而 述 ， 下明 由說 , 細 點詳 優之 和字 的數 目示 它指 其應 和對 些份： 這部中 之之其 明中 , 發圖解 本和瞭 式的 圖全 圖 意 ； 示圖 之意 路示 電之 器路 锅電 隨壓 極升 源自 之之 知知 習 習 為為 圖圖 1 2 第第 成 製 it 理- 原 造 榑 明 發 本 照 依 為 圖; 3 圖 第意 示 之 路 電 壓 升 自 (請先閲讀背而之注意事項再填寫本頁) 第第 4 5 形形 波波 之之 點點 同 同 不不 各各 於於 路路 電電 圖圖 1 2 第第 為為 圖圖 形 波 之 點 同 不 各 於 路 電 圖明 13說 第 - 圖例 6 施 第實 佳 較 增置 自裝 0S拉 CMi 之 一 成第 構括 理包 原10 明路 發電 本壓 照增 依自 S » ο 式CM 圖 〇 考圖 參意 細示 詳之 在10 現路 電 壓 經濟部中央櫺準局员工消t合作社印製 電 ， 衝間 脈時 和換 . 轉 6 . 1 之 置速 裝快 拉 較 上供 二 提 第僅 , 不 SC路 容 電 電壓 自 增 . 自 4 -1 之 置明 裝發 控本 ms ο 8 » 1A 12路 於 應 對 使 以 性 導 傳 之位 高準 較壓 供電 提出 2 } 1 輸 置之 装高 拉較 上生 1 産 第位 於準 也輯 且邏 而高 ο 1 的 Η Γ Μ 它 體 ， ο } V Μ 晶 ο 道電5. 通拉卜 Ν-上 之 〇 大量 較容 對動 D 相驅VD 個之位 一 高電 成較應 形有供 12Η1源 置Ξ m 裝Bi古问 晶a 1 S± ^ ^ 一豸連 第1,極 MH汲 體之 為 地 型 典 晶 霄 本紙張尺度边Λ中a國家標準(CHS) T4規格（2丨0X297公龙） 7 81. 7. 20,000¾ (II)

JL 99246 Λ 6 It 6 經濟部屮央標準局貝工消费合作社印製 五、發明説明（8 ) 源極連接至輸出節點2 0。電晶髏Μ N 1的閛極連接至通常指 稱為HUP之節點。自電容SC之一端連接至節點NUP(電晶體 MH1之閘極），和它的另一端連接至輸出節點20(電晶體 MN1的源極）。應注意到下拉裝置（未顯示）典型地連接於輸 出節點20和低電壓供應電位VSS之間。可是，為了清楚表 示之目的，下拉電晶體故意地予以省略，因為其並非靥於 本發明的一部份。 閘控裝置1 4為形成相對較小之N -通道Μ 0 S電晶體Μ N 2 , 該電晶體ΜΝ2之其中一傳導路徑電極連接至閘極節點NUP, 而其另一傳導路徑電極，連接至輸入節點22。該輸入節點 2 2接收輸人控制信號Ε Ν Η I G Η。電晶體Μ Ν 2的閘極，連接至 高電源供應電位V D D。 第二上拉裝置16形成一相對較小之Ρ-通道M0S電晶體 Μ Ρ 1 ,該電晶體Μ Ρ 1之大小相似於電晶體Μ Ν 2。電晶體Μ Ρ 1之 源極連接至高電源供應電位V D D ,和其汲極連接至閘極節 點N U Ρ。電晶體Μ Ρ 1之閘極連接至通常指稱為P D 1之下拉節 點。 脈衝電路18由第一，第二和第三反相器II〜13,和 NAND邏輯閘HD1所形成的延遲網路所組成。第一反相器I 1 之輸入於線路24連接至HAND邏輯閘ND1的第一輸入，以及 連接至輸入節點22,以接收輸入控制信號EHHIGH。控制信 號Ε Ν Η I G Η變化於邏輯“ 0 ”準位，其為實質地於低電源供 應電位或接地V S S ,和邏輯“ 1 ”準位，其為實質地於高電 源供應電位VDD之間。第二反相器12之輸入連接至第一反 (請先閲讀背而之注意事項再填寫本頁) 裝. 訂- 本紙張尺度逍用中a困家楳毕（CNS)T4規格（210X297公龙) 8 81. 7. 20,000張（II) 經濟部中央標準局员工消费合作社印!5i Λ 6 , Β 6ϊ. 9 9 2 4 ϋ 五、發明説明（9 ) 相器II之輸出，和它的輸出連接至第三反相器I 3的輸入 。第三反相器13的輸出，於線路26連接至HAND通轉閘 ND1之第二輸入。NAND通輯閘ND1之輸出亦連接至下拉節點 PD1 〇 第3圖之CMOS自增壓電路之上拉操作作用，現將參照 第6圖的波形來作說明。首先，假定輸入控制信號ENHIGH 於時間是在低邏輯準位，和上拉霣晶體MN1和MP1二者 關閉。結果，於輸出節點20之輸出信號將在低逸輯準位。 於時間t 0 ,以控制信號Ε Ν Η I G Η是低邏輯準位，閘Ο 1於線 路24之第一輸入將是在低邏輯準位，和閘ND1於線路26之 第二输入將是在高邏輯準位。因此，閘ND1之輸出將是在 高邏輯準位。而且，閘控電晶體ΜΝ2之源極（輸入節點22) 是在接地電位VSS,和它的閘極是.在高電源供應電位VDD, 以共源極模式傳導，並鉗制閘極節點HUP接近至接地電位 VSS，因此而維持上拉電晶體MN1是在非導通狀態。 當控制信號ENHIGH (曲線28)於時間tl作低至高之轉換 ,反相器II〜13作用為延遲元件，將維持線路26在短時 間於高邏輯準位。將線路24提升至高邏輯準位，這將使得 閘ND1之輸出或下拉節點P01 (曲線30)變成為低遴輯準位。 其結果，第二上拉電晶髏Μ P 1將瞬間開啓，因此而使得閘 極節點NUP(曲線32)於時間t2上拉幾乎至高電源供應電位 VDD。輸出節點20(曲線34)將隨耦着閘極節點NUP,因為電 昌體MN1之汲極（輸入節點22)是在高電源供應電位VDD,和 它的閘極亦連接至VDD而傳導於源極隨耦器模式。 (請先閲讀背而之注意事項#填寫本頁) 裝· 訂· 本紙張尺度遑用中明Η家«準(CNS) TM規格（210X297公*) 9 81. 7. 20,000張（II) 199246 Λ 6 Π 6 經濟部屮央標準局员工消赀合作社印製 五、發明説明（10) 當輸入控制信號ENHIGH是在高遍輯準位傳進經由反相 器I 1〜I 3,於線路26上之閘ND1的第二輸入將最後變成 低邏輯準位。此將使得閘ND1的輸出（曲線30)於時間t3,轉 回到高S輯準位，如此將使得第二上拉電晶體MP1轉回至 非導通狀態。因此而能看出，於時間t 2和t 3之間，於第一 上拉電晶體MN1的源極輸出電壓（曲線34)上升，以及由於 自電容SC,閘極節點NUP(曲線32)披推至高於高電源供應 電位V D D。 由這些技藝可瞭解到，假如閘ND1的輸出不使第二上 拉電晶體MP1關掉，那麼因為提供了 一連纊的傳導路徑經 由電晶體MP1至高電源供應電位VDD,將使得自增壓效應喪 失。而且，應注意到，由於在上拉電晶體MD1的汲極和基 片（該基片接合VDD)之間産生固有之寄生二極體，閘極節 點NUP被鉗制至相等於二極體壓降，高於高電源供應電位 VDD之電壓。 於此方式，本發明之CMOS自增壓電路提供較快速之上 升時間以於節點NUP有較高之閘極電壓，和相對應於時間 t3之高邏輯準位，有最後大約+ 5.0V之較高輸出電壓。尤 其，比較第6_的輸出曲線34與相關之第4圖的輸出曲線 36(共同對應至第1圖之電路），以及第5_之曲線38(對應 至第2圖之電路），能夠看出第4圖之輸出電壓於較長時間 t4,僅到達大約+ 3.5V,以及第5圖之輸出電壓，於較長時 間t 5 ,僅到達大約+ 4 . 5 V。此外，於第6圖的曲線3 2 (閘極 節點ΝϋΡ)之上升時間要遠快於第5圖中曲線40之上升時間。 10 本紙張尺度遑用中a Η家«準(CHS)肀4規格（210X297公龙) 81. 7. 20,000張（II) (請先閲請背而之注意事項#填窵本頁) 裝- 訂_ 線_ Λ 6 η 6 199246 五、發明説明（11) 應瞭解到I 1〜I 3之每一個反相器最好是由CMOS反相 器製成，該等反相器有P-通道M0S電晶匾和N-通道M0S電晶 體，這些電晶體的閘極共同相連接以成為其輸入，和這些 電晶體的汲極共同相連接以成為其輸出。而且，於第3圖 中之延遲網路顯示是由3個反相器組成，因此應注意到它 可用單一値反相器來替代。換言之，延網路能以任何奇數 個串聯連結之反相器，以達到所希望之改變延遅時間數量 而製成。 由上述之詳細說明，能瞭解到本發明提供了一種改良 之自增壓電路，該電路有較快之操作速度，和有較高之邏 輯“1”輸出電壓準位。本發明之自增壓電路包括第一上 拉裝置，閘控裝置，自電容，第二上拉裝置，和脈衝電路 。此脈衝電路是由延遲網路和HAND邏輯閘所組成。 本發明己藉較佳實施例作了說明，但理應瞭解就有 關技藝所做的改變或修飾，或就相等元件所做之替換，皆 不脱離本發明之真正範圍。此外，本發明亦可做多種修飾 以適合特定狀況或材料需要，然其皆不脱離本發明之中心 範圍。因此，本發明並不僅限於待定實施例所掲示的為其 最佳實施模式，本發明包括了所有於所附之申請專利範圍 内之實施例。 本紙張尺度遑用中a國家«準(CNS>T4規格（210X297公*) (請先閲請背而之注意事項再塥寫本頁) 裝· 訂_ 經濟部中央標準局员工消费合作社印製 81. 7. 20,000¾ (II)

Claims (1)

1. A7199246 B7 C7 ___ D7_ 六'申請專利範圍 1. 一種CMOS自增壓電路，該霣路有較快速之操作速度， 和對應至高邏輯狀態有較高之輸出電壓準位，包括： 輸入節點（22)，該輸入節點（22)接收擺動於對應 至低邏輯準位之低電源供應電位（VSS)和對應至高邏 輯準位之高電源供應電位（V D D )之間的輸入控制信號 (ENH IGH); 上拉N -通道電晶體（MN1),該電晶體（MN1)之汲極 連接至該高電源供應電位（V D D ), 其閘極連接至閘極 節點（NUP),和其源極連接至輸出節點（20); 自電容（SC),該自電容（SC)跨接於該上拉N -通道 電晶體（Μ N 1)之該閘極和該源極； Ν -通道閘控電晶體（ΜΝ2),該電晶體（ΜΝ2)之汲-源極傳導路徑連接於該閘極（NUP)和該輸入節點（22) 之間，以及其閘極連接至該高電源供電位（V D D ); 上拉Ρ -通道電晶體（Μ Ρ 1 ),該電晶體（Μ Ρ 1 )之源極 連接至該高電源供應電位（VDD),其閘極連接至下拉節 點（P D 1 ),和其汲極連接至該閘極節點（Η U Ρ ); H A N D邏輯閘（N D 1),該邏輯閘（N D 1 )有第一輸入， 第二輸入和輸出，該NAND邏輯閘的第一輸入連接至該 输入節點（22)，該HAND邏輯閘的输出連接至該下拉節 點（P D 1);以及 延遲機構，該延羥機構相連接於該輸入節點（22) 和該NAND邏輯閘的第二輸入之間，以延遅該輸入控制 信號。_ 甲4(210X 297公肩） (請先閲讀背面之注意事項再填寫本頁) ，訂. A7X99246 c? ___ D7_ 六、申請專利範園 2. 如申請專利範画第1項之CMOS自增壓霄路，其中該延遲 機構包括至少一値反相器，該反相器之输入連接至該 輸入節點（22),和其輸出連接至該NAND通輯閘（ND1)的 該第二輸入。 3. 如申請專利範圍第1項之CMOS自增壓電路，其中該延遲 機構包括第一，第二和第三反相器（11,12,1 3),該 第一反相器（II)之輸入連接至該輸入節點（22),和其 输出連接至該第二反相器（12)的輸入，該第三反相器 (13)之輸入連接至該第二反相器（12)的輸出，和其 輸出連接至該NAND邏輯閘（ND1)的該第二輸入。 4. 如申請專利範圍第1項之CMOS自增壓電路，其中該延遅 機構包括任何奇數個串聯連接之反相器。 5. 如申請專利範圍第1項之CMOS自增壓電路，其中當該輸 入控制信號做低至高轉換，該NAND通輯閘的輸出使得 該上拉P -通道電晶體（Μ P 1)瞬間開啓，以便起始上拉閘 極節點（NUP)使接近至該高電源供應電位（VDD),因此 而使得該上拉Ν -通道電晶醱（ΜΝ1)有較佳之傳導性，以 提供在輸出節點（20)上有較高之輸出電壓。 6. 如申請專利範圍第1項之CMOS自增壓電路，其中該上拉 P -通道電晶體（MP1)和該閘控電晶腥（MN2),較之於該 上拉N -通道電晶體（MN1)之體積，相對較小。 7. 如申請專利範圍第5項之CMOS自增壓電路，其中該閘極 節點（HUP)電壓，由於它的自電容（SC),結果被推升至 高於該高電源供應霄位（VDD)電壓，和其中於該輸出節 13 甲4(210X 297公沒） (請先閲讀背面之注意事項再填寫本頁) •装：·. •訂. .綠. 經濟部中央標準局員工消费合作社印製 AT B7 _ D7 六、申請專利範® 點（20)處之霄歷，上升接近至該高霣源供應電位（VDD) 〇 8.—種CMOS自增壓電路，該電路有較快速之操作速度， 和對應至高邐輯狀態有較高之輸出霄壓準位，包括： 輸入節點（22)，該輸入節點（22)接收擺動於對應 至低邏輯準位之低電源供應電位（VSS)和對應至高邏輯 準位之高電源供應電位（V D D )之間的輸入控制信號（ ENH IGH)； 上拉N -通道電晶體（Μ N1 ),該電晶體（Μ N1 )之汲極 連接至該高電源供應電位（V D D ),其閘極連接至閘極 節點（NUP),和其源極連接至輸出節點（20); 自電容（SC),該自電容（SC)跨接於該上拉Η -通道 電晶體（Μ Ν 1 )之該閘極和該源極； Ν -通道閘控電晶髏（Μ Ν 2 ),該電晶體（Μ Ν 2 )之汲-源 極傳導路徑連接於該閘極（N U Ρ )和該輸入節點（2 2 )之間 ，以及其閘極連接至該高電源供應電位（V D 5 ); 上拉Ρ -通道電晶髏（Μ Ρ 1 ),該電晶體（Μ Ρ 1 )之源極 連接至該.高電源供應電位（VDD),其閘極連接至下拉節 點（P D 1),和其汲極連接至該閘極節點（N U Ρ ); 脈衝電路機構（18),該電路機構（18)反應該輸入 控制信號做低至高轉換，以産生脈衝信號；以及 為了使得該上拉Ν-通道電晶體（ΜΝ1)有較大之傳導 性，該上拉Ρ -通道電晶體（ΜΡ1)之閘極反應該脈衝信號 V 以起始上拉該閘極節點（NUP)接近至該高電源供應電位 本纸張尺度適用中ΒΗ家標準（CNS)甲4規格（210x297公*) ι 4 (請先閱讀背面之注竟事項再填窝本頁) 經漪部屮央標準局貝工消费合作社印製 AT B71992^0 D7 六'申請專利範園 ，俾便於输出節點（20)提供較高之输出霣騣。 9. 如申請専利範圍第8項之CMOS自增壓電路，其中該脈衝 霣路機構（18)包括遢輯閘控機構，該邏轉閘控機構具 有第一輸入，第二輪入和輸出，該酱輯閛控機構的第 一輸入連接至該输入節點（22),該邐輯閛控機構的輸 出連接至該下拉節點（PD1),以及反相器機構相連接於 該輸入節點（22)和該通輯閘控機構的第二輸入之間， 以延遅該輸入控制信號。 10. 如申請專利範圍第9項之CMOS自增壓電路，其中該反相 器機構包括第一，第二和第三反相器（II, 12, 13) ,該第一反相器（II)之輸入連接至該输入節點（22), - 和它的輸出連接至該第二反相器（12)的輸入，該第三 反相器（I 3)之輸入連接至該第二反相器（I 2)的輸出 ,和它的輸出連接至該邏輯閘控機構的該第二輸入。 11. 如申請專利範圍第8項之CMOS自增壓電路，其中該上拉 P -通道電晶鱧（MP1)和該閛控電晶體之體積，較之於該 上拉N -通道電晶體（Μ N1)之體積，要相對較小。 12. 如申請專利範圍第8項之CMOS自增壓電路，其中該閘極 節點（Ν ϋ P ),由於其自電容（S C )之關係，結果電壓被推 升至較高於該高電源供應電位（VDD),和其中在該輸出 節點（20)之電壓，上升接近至該高電源供應電位（VDD) (請先閱讀背面之注意事項再填苈本頁 -装· 本纸張尺度逋用中B國家#準（CNS)甲4規格(210x297公;¢)