TH8010A - วงจรหน่วงการเขียน Cache สำหรับระบบคอมพิวเตอร์ขนาดเล็กแบบ Bus คู่ที่ใช้ 80386 และ 82385 - Google Patents

Abstract

ในระบบคอมพิวเตอร์ขนาดเล็กที่ใช้ 80386/82385 ความต้องการเชิงเวลาของ 82385 ต่อส่วนความจำที่เป็น non-cache นั้น จำกัดกว่าความต้องการเชิงเวลาของ 80386 ประดิษฐ์กรรม ปัจจุบันทำงานกับสัญญาณเขียนลงได้ (CWE) ของ 82385 และ หน่วงสัญญาณเหล่านั้นในกรณีที่มีการอ่านพลาดการหน่วงสัญญาณ CWE ผ่อนคลายความต้องการเชิงเวลาต่อส่วนความจำ non-cache และในเวลาเดียวกันไม่มีผลกระทบต่อตัวกำหนดสภาวะการรอสำหรับ การทำงานอ่านพลาด

Claims (3)

1. ระบบไมโครคอมพิวเตอร์หลายบัสแคธ 80386/82385 ที่ปรับ ปรุงแล้วสำหรับเริ่มต้นสภาวะเขียนแคธที่ถูกหน่วงที่ตามหลัง สภาวะพลาดการอ่าน เพื่อปรับปรุงสำหรับเพื่อของระบบต่อส่วน ประกอบหน่วยความจำที่ช้ากว่า ระบบไมโครคอมพิวเตอร์ ดัง กล่าวที่ประกอบด้วย 80386 โพรเซสเซอร์สำหรับดำเนินการคำสั่งที่มีการปฏิบัติการ ผิดพลาดการอ่านซึ่งแต่ละอันถูกทำเสร็จสิ้นในหนึ่งรอบคำสั่ง ระบบย่อยแคธที่รวมถึงตัวควบคุมแคธ 82385 หน่วยความจำแคธ และบัสเฉพาะที่ที่ต่อกับตัวควบคุมแคธ 82385 ดังกล่าว และ หน่วยความจำแคธดังกล่าวกับ 80386 โทรเซสเซอร์ หน่วยความจำหลักที่เชื่อมโยงกับบัสเฉพาะที่โดยวิธีของบัส ของระบบ วิถีทางที่ควบคุมโดยโพรเซสเซอร์และระบบย่อยแคธระหว่างการ ปฏิบัติการการอ่านพลาดแต่ละครั้งสำหรับโอบย้ายข้อมูลจาก หน่วยความจำหลักไปยังบัสเฉพาะที่และสำหรับโอนย้ายข้อมูลดัง กล่าวจากบัสเฉพาะที่ไปยังโพรเซสเซอร์ระหว่างการปฏิบัติการ อ่านพลาดแต่ละครั้งที่เวลาที่กำหนดโดยดพรเซสเซอร์ หน่วยความจำหลักที่เชื่อมโยงกับบัสเฉพาะที่โดยวิธีของบัส ของระบบ วิถีทางที่ควบคุมโดยโพรเซสเซอร์และระบบย่อยแคธระหว่างการ ปฏิบัติการการอ่านพลาดแต่ละครั้งสำหรับโอนย้ายข้อมูลจาก หน่วยความจำหลักไปยังบัสเฉพาะที่และสำหรับโอนย้ายสำหรับ จากบัสเฉพาะที่ไปยังโพรเซสเซอร์ระหว่างการปฏิบัติการอ่าน พลาดแต่ละครั้งที่เวลาที่กำหนดโดยโทรเซสเซอร์ วิถีทางตรรกะที่ตอบสนองต่อสภาวะการเขียนแคธที่ทำให้เกิดโดย ตัวควบคุมแคธ ดังกล่าวระหว่างการปฏิบัติการอ่านพลาดดัง กล่าวสำหรับหน่วงสัญญาณที่ทำให้สามารถเขียนแคธได้ วิถีทาง ตรรกะหน่วยดังกล่าวที่รวมถึง (ก) วิถีทางที่ตอบสนองต่อสภาวะการอ่านบัสของระบบที่สร้าง โดยตัวควบคุมแคธดังกล่าวระหวางการปฏฺบัติกรอ่านพลาดดัง กล่าว และที่ตอบสนองต่อสัญญาณที่ทำให้สามารถเขียนแคธได้จาก ช่องออกที่ทำให้สามารถเขียนได้ของตัวควบคุมแคธ 82385 ดัง กล่าวสำหรับสร้างที่ขั้วที่ทำให้สามารถเขียนได้สัญญาณที่ ถูกหน่วงเทียบกับสัญญาณที่ทำให้สามารถเขียนได้ดังกล่าว สัญญาณที่ทำให้สามารถเขียนได้ดังกล่าวสิ้นสุดก่อนเวลาที่ กำหนดไว้ดังกล่าว (ข) เกทตรรกะกับช่องเข้าที่หนึ่งที่เชื่อมโยงกับช่องอกที่ ทำให้เขียนได้ของตัวควบคุม แคธ 82385 ดังกล่าว และช่องเข้า ที่สองที่เชื่อมโยงกับขั้วที่ทำให้เขียนได้ดังกล่าวและช่อง ออกที่เชื่อมโยงกับช่องเข้าที่ทำให้เขียนได้ของหน่วยความจำ แคธดังกล่าว เกทตรรกะดังกล่าวตอบสนองต่อสัญญาณที่ทำให้ เขียนได้และต่อสัญญาณที่ถูกหน่วงสำหรับกำหนดสัญญาณที่ทำให้ เขียนลงหน่วยความจำแคธได้ที่ช่องเข้า ของหน่วยความจำแคธ ซึ่งขยายออกไปที่เวลาที่กำหนดไว้ดังกล่าว และ (ค) วิถีทางบัฟเฟอร์สำหรับหน่วงการส่งสัญญาณเลือกชิปจาก 82385 ดังกล่าว วิถีทางบัฟเฟอร์ดังกล่าวที่มีหนึ่งช่องเข้า สำหรับสัญญาณเลือกชิปดังกล่าวแต่ละสัญญาณ และหนึ่งช่องออก สำหรับสัญญาณเลือกชิปดังกล่าวแต่ละสัญญาณ ช่องออกของวิถี ทางบัฟเฟอร์ดังกล่าวที่เชื่อมโยงกับขั้วเลือกชิปของหน่วย ความจำแคธดังกล่าว สัญญาณที่ทำให้เขียนลงหน่วยความจำแคธได้ ดังกล่าวและสัญญาณเลือกชิปที่ทุกหน่วงดังกล่าวอย่างมี ประสิทธิผลเพื่อเริ่มต้นสภาวะเขียนแคธที่เวลาที่กำหนดไว้

2. ระบบไมโครคอมพิวเตอร์ที่ประกอบด้วย หนึ่งโพรเซสเซอร์ หนึ่งหน่วยความจำแคธและหนึ่งตัวควบคุมแคธ ที่ต่อเข้าด้วยกันโดยบัสเฉพาะที่ และหน่วยความจำหลักที่ต่อ กับบัสเฉพาะที่ผ่านบัสของระบบ และหนึ่งวิถีทางบัฟเฟอร์ ระหว่างบัสของระบบและบัสเฉพาะที่ โพรเซสเซอร์ดังกล่าวดำเนินการคำสั่งที่มีการปฏิบัติการ เขียนและคำสั่งที่มีการปฏิบัติการอ่านพลาด ซึ่งแต่ละการ ปฏิบัติการเสร็จสิ้นในหนึ่งรอบคำสั่ง ตัวควบคุมแคธดังกล่าวตอบสนองต่อการปฏิบัติการเขียนของโพร เซสเซอร์เพื่อกำเนิดสัญญาณที่ทำให้สามารถเขียนลงหน่วยความ จำแคธได้เพื่อเขียนข้อมูลที่ถูกบ่งชี้โดยการปฏิบัติการ เขียนเข้าในหน่วยความจำแคธ วิถีทางควบคุมที่มีประสิทธิผลระหว่างปฏิบัติการอ่านพลาดของ โพรเซสเซอร์เมื่อต้องการข้อมูลอยู่ในหน่วยความจำหลักไม่ใช่ ในหน่วยความจำแคธ เพื่อโอนย้ายข้อมูล ที่ต้องการจากหน่วย ความจำหลักไปยังบัสเฉพาะที่ผ่านบัสของระบบและวิถี ทางบัฟเฟอร์ และเพื่อโอนย้ายข้อมูลที่ต้งอการจากบัสเฉพาะ ที่ไปยังโพรเซสเซอร์ที่รอบเวลาระหว่างการปฏิบัติการอ่าน พลาดของโพรเซสเซอร์ที่กำหนดโดยโพรเซสเซอร์ ตัวควบคุมแคธดังกล่าวตอบสนองต่อการปฏิบัติการอ่านพลาดดัง กล่าวสำหรับกำเนิดสัญญาณที่ทำให้สามารถเขียนลงหน่วยความจำ แคธได้ ซึ่งสัญญาณศิ้นสุดก่อนหน้ารอบเวลาที่กำหนดไว้ดัง กล่าว และ ตรรกะหน่วงตอบสนองต่อสัญญาณที่ทำให้สามารถเขียนลงหน่วยความ จำแคธได้ระหว่างการปฏฺบัติการอ่านพลาดแต่ละครั้งเพื่อสร้าง สัญญาณหน่วงสำหรับโอนย้าย ข้อมูลที้ต้องการดังกล่าวจากบัส เฉพาะที่ไปยังหน่วยความจำแคธระหว่างการปฏิบัติการอ่านพลาด แต่ละครั้งดังกล่าวที่เวลาหนึ่งหลังรอบเวลาที่กำหนดไว้ดัง กล่าว

3. ระบบไมโครคอมพิวเตอร์ที่ประกอบด้วย โพรเซสเซอร์สำหรับดำเนินการคำสั่งโปรแกรมที่รวมถึงปฏิบัติ การอ่าน การอ่านพลาด และการเขียน ซึ่งแต่ละอันเสร็จสิ้น ระหว่างการดำเนินการของหนึ่งคำสั่ง หน่วยความจำแคธและตัวควบคุมแคธที่เชื่อมโยงกับโพรเซสเซอร์ ดังกล่าวโดยวิถีทางของบัสเฉพาะที่และตอบสนองต่อการปฏิบัติ การอ่านและเขียนของโพรเซสเซอร์เพื่อโอนย้ายข้อมูลระหว่าง หน่วยความจำแคธดังกล่าว และโพรเซสเซอร์ดังกล่าวเมื่อข้อมูล ที่ถูกบ่งชี้โดยการปฏิบัติการอ่านและเขียนถูกเก็บในหรือ ต้องถูกเก็บเข้าในหน่วยความจำแคธดังกล่าว ตัวควบคุมแคธดัง กล่าวที่กำหนดสัญญาณที่ทำให้สามารถเขียนลงหน่วยความจำแคธ ได้ระหว่างการปฏิบัติการเขียนเพื่อเริ่มต้นการเขียนของข้อ มูลของโพรเซสเซอร์เข้าในหน่วยความจำแคธ หน่วยความจำหลักของระบบที่เชื่อมโยงกับบัสเฉพาะที่โดยวิธี ของหนึ่งบัสของระบบและตัวประสานหนึ่งระหว่างบัสของระบบ และบัสเฉพาะที่ วิถีทางโอนย้ายอย่างมีประสิทธิผลระหว่างการปฏิบัติการอ่าน ของโทรเซสเซอร์ เมื่อข้อมูลที่ถูกบ่งชี้โดยการปฏิบัติการอ่านไม่ถูกเก็บในหน่วยความจำแคธดังกล่าว นั่นคือการปฏิบัติ การอ่านพลาดเพื่อโอนย้ายข้อมูลที่ถูกบ่งชี้จากหน่วยความจำ หลักดังกล่าวไปยังบัสเฉพาะที่สำหรับทั้งโพรเซสเซอร์และ หน่วยความจำแคธโดยวิธีของบัสของระบบและตัวประสาน โพรเซสเซอร์ดังกล่าวและตัวควบคุมดังกล่าวโดยลำดับที่รวมถึง วิถีทางการจับเวลาการปฏฺบัติการอ่านของโพรเซสเซอร์และวิถี ทางการจับเวลาการเขียนของตัวควบคุมแคธที่มีประสิทธิผล ระหว่างการปฏิบัติการอ่านพลาดแต่ละครั้งสำหรับโอนย้ายโดยลำ ดับข้อมูลที่ถูกบ่งชี้ดังกล่าวจากบัสเฉพาะที่ไปยังโพรเซส เซอร์ระหว่างการปฏิบัติการอ่านพลาดที่เวลาหนึ่งที่กำหนดไว้ โดยโพรเซสเซอร์และสำหรับกำเนิดสัญญาณที่ทำให้สามารถเขียนลง หน่วยความจำแคธดังกล่าวได้ซึ่งสิ้นสุดก่อนหน้าเวลาที่กำหนด ไว้ดังกล่าวเมื่อข้อมูลดังกล่าวถูกต้องการเพื่อโอนย้ายไป ยังโพรเซสเซอร์ และ วิถีทางตรรกะหน่วยตอบสนองต่อสัญญาณทีทำให้เขียนลงหน่วยความ จำแคธได้ดังกล่าวระหว่างการปฏิบัติการอ่านพลาดเพื่อกำหนด สัญญาณหน่วงสำหรับเริ่มต้นโอนย้ายข้อมูลที่ถูกบ่งชี้ดัง กล่าวจากบัสเฉพาะที่ดังกล่าวไปยังหน่วยความจำแคธดังกล่าว ระหว่างการปฏิบัติการอ่านพลาดที่เวลาหลังเวลาที่กำหนดไว้ ดังกล่าว (ข้อถือสิทธิ 3 ข้อ, 4 หน้า, 5 รูป)