Claims (2)
20 кодов и второй регистр пам ти, подключенный 1шформадионными входами к выходам разр дов первого счетчика и к первой группе входов блока сравнени кодов, управл ющим входом - к выходу второго элемента И, а выходами - к второй группе входов блока сравнени кодов, соединенного выходом с первым входом первого ключа и с входом инвертора, подключенного выходом к первому входу второго ключа, соединенного вторым входом с вторым входом первого ключа и с выходом элемента И-НЕ, а третьим входом - с третьим входом первого ключа, первым вы- ходом блока управлени и с первым входом второго элемента И, подключенного остальными входами к инверсным выходам разр дов делител частоты и к входам элемента И-НЕ, причем выходы первого и второго ключей соединены соответственно с суммирующим и вычитающим входами реверсивного счегшка подключенного выходами к первой группе входов преобразовател код -напр жение, соединенного второй группой входов с выходами первого регистра пам ти, а выходом с управл ющим входом генератора опорной частоты . При этом генератор опорной частоты содер жит триггер, генератор пилообразных импульсов и компаратор, первый вход которого в,л етс управл ю11р1М входом генератора опорной частоты, а второй вход подключен к выходу генератора пилообразных импульсов, соединенного управл ющим входом с выходом компаратора и со счетным входом триггера, выход которого вл етс выходом генератора опорной частоты. На чертеже изображена блок-схема умножител частоты следовани импульсов, содержит умножитель блок I управлени , подключенный входом к шине ввода умножаемой частоты и к первому входу триггера 2, а пер вым выходом - к входу обнулени делител 3 частоты. Делитель 3 соединен счетным входом с выходом генератора 4 опорной частоты , а выходом - со счетным входом первого счетчика 5. Счетчик 5 подключен входом обнулени к второму выходу блока 1 управлени , выходом переполнени - к второму входу триггера 2, а выходами разр дов - к информационным входам первого регистра 6 пам ти. Регистр 6 Соединен управл ющим входом с третьим выходом блока 1 управлени , а выходами - с установочными входами второго счетчика 7. Счетчик 7 подключен счетным входом к выходу генератора 4, входом управлени установкой кода - к вьсюду формировател 8 импульсов, а выходом - к входу формировател 8 и к первому входу первого элемента И 9, выход которого вл етс выходом умножител частоты, а второй вход соединен с вьгходом триггера 2. Вт рой регистр 10 пам ти подключен информационными входами к вьЕходам разр дов счет9 4 чика 5 к к первой группе входов блока II срави;.ки кодов, управл ющим входом к вьосоду второго элемента И 12, а выходами - к второй группе входов блока П. Блок 11 соединен выходом с первым входом первого ключа 13 и с входом инвертора 14, подключенного выходом к первому входу второго ключа 15. Ключ 15 соединен вторым входом с вторым входом ключа 13 и с выходом элемента И-НЕ 16, а третьим входом с третьим входом ключа 13, первым выходом блока 1 управлени и с первым входом элемента И 12. Элемент И 12 подключен остальными входами к инверсным выходам разрадов делител 3 частоты и к входам элемента И-НЕ 16. Вьгходы ключей 13 и 15 соединены соответственно с суммирующим и вычитающим входами реверсивного счетчика 17, подключенного выходами к первой группе входов преобразовател 18 код-напр жение . Преобразователь 18 соединен второй группой входов с выходами регистра 6 пам ти , а выходом - с управл ющим входом генератора 4 опорной частоты. Генератор 4 может быть выполнен, например, содержащим триггер 19, генератор 20 пилообразных импульсов и компаратор 21, первый вход которого вл етс управл ющим входом генератора 4, а второй вход подключен к выходу генератора 20 пилообразных импульсов, соединенного утэравл ющим входом с выходом компаратора 2 и со счетным входом триггера 19, выход которого вл етс вьгходом генератора 4. Умножитель частоты работает следующим образом. В счетчике 5 за каждый период умножаемой частоты происходит накопление импульсов , поступающих с выхода делител 3 частоты . По окончании периода умножаемой частоты в этом счетчике устанавливаетс число о-Т(ьх м- к где f - частота импульсов генератора 4 опорной частоты; Т, - период умножаемой частоты; К - коэффициент делени делител 3 частоты (коэффициент умножени умножител частоты). По окончании периода умножаемой частоты сигналом с блока 1 управлени в регистр 6 пам ти записываетс число, наход щеес в счетчике 5. Затем сигналом от блока 1 управлени счетчик 5 устанавливаетс в нупевое состо ние. Сигналом блока 1 управлени в нулевое состо ние устанавливаетс и делитель 3 частоты. После этого начинаетс процесс накоплени импульсов счетчиком 5. Счетчик 7 работает в режиме вычитани . При каждом его обнулении с выхода его по даетс импульс, который через открытый элемент И 9 поступает иа выход умножител частоты. Этот же импульс через формировате 8 импульсов подаетс на вход управлени установкой кода счетчика 7 числа, наход щег с в регистре 6 пам ти. Период частоты на выходе умножител частоты определ етс выражением W oпериод частоты генератора 4 опорной частоты. Тогда частота на выходе умножител частоты на входе умножител часТриггер 2 находитс в единичном состо нии , при котором на вход элемента И 9 подаетс открывающий сигнал. Это состо ние триггера подтверждаетс импульсами входной частоты. При прекращении поступлени импул сов входаой частоты происходит полное заполнение счетчика 5 импульсов. Это заполнение происходит периодически через интервалы времени t К N О 5 емкость счетчика 5. где Каждый раз при заполнении счетчика 5 с его выхода подаетс импульс иа второй вход триггера The 20 codes and the second memory register connected by 1 format inputs to the bits of the first counter and to the first group of inputs of the code comparison block, the control input are connected to the output of the second AND element, and the outputs are connected to the second group of inputs of the code comparison block connected to the output the first input of the first key and the input of the inverter connected by the output to the first input of the second key connected by the second input to the second input of the first key and the output of the NAND element, and the third input to the third input of the first key, the first output of the unit control and with the first input of the second element And connected by other inputs to the inverse outputs of the bits of the frequency divider and to the inputs of the element AND-NOT, the outputs of the first and second keys are connected respectively to the summing and subtracting inputs of the reverse clamp of the connected outputs to the first group of inputs of the converter code - voltage connected by the second group of inputs to the outputs of the first memory register, and output from the control input of the reference frequency generator. In this case, the reference frequency generator contains a trigger, a sawtooth pulse generator, and a comparator, the first input of which is controlled by a 11111M input of the reference frequency generator, and the second input is connected to the output of a sawtooth pulse generator connected by a control input with a comparator output and a counting input a trigger whose output is the output of a reference frequency generator. The drawing shows a block diagram of a pulse frequency multiplier, contains a multiplier control block I, connected by input to the multiply frequency input bus and to the first input of trigger 2, and the first output to the zero reset input of frequency 3. The divider 3 is connected by a counting input to the output of the reference frequency generator 4, and the output is connected to the counting input of the first counter 5. Counter 5 is connected by zeroing input to the second output of control unit 1, overflow output to the second trigger input 2, and output bits to informational The inputs of the first register are 6 memories. Register 6 Is connected by a control input to the third output of control unit 1, and the outputs are connected to the installation inputs of the second counter 7. Counter 7 is connected by a counting input to the output of generator 4, the code setting control input is connected to the pulse generator 8 and the output to the driver input 8 and to the first input of the first element AND 9, the output of which is the output of the frequency multiplier, and the second input is connected to the trigger input 2. The second memory register 10 is connected by information inputs to the discharge inputs of the counting 9 4 s of block II compare; .ki codes that control the input to the video of the second element I 12, and outputs to the second group of inputs of block P. Block 11 is connected to the first input of the first key 13 and to the input of the inverter 14 connected to the first input the second key 15. The key 15 is connected by the second input to the second input of the key 13 and to the output of the element IS-NOT 16, and the third input to the third input of the key 13, the first output of the control unit 1 and the first input of the element 12. And the element 12 is connected to the rest inputs to the inverse outputs of the rasdelov splitter 3 frequencies and to the inputs element I-NOT 16. The inputs of the keys 13 and 15 are connected respectively to the summing and subtracting inputs of the reversible counter 17 connected by the outputs to the first group of inputs of the code-voltage converter 18. Transducer 18 is connected by a second group of inputs to outputs of memory register 6, and output to control input of a reference frequency generator 4. The generator 4 can be performed, for example, containing a trigger 19, a generator of 20 sawtooth pulses and a comparator 21, the first input of which is the control input of the generator 4, and the second input connected to the output of the generator 20 of sawtooth pulses connected to the comparator 2 and with the counting input of the trigger 19, the output of which is the output of the generator 4. The frequency multiplier works as follows. In counter 5, for each period of the frequency being multiplied, there is an accumulation of pulses coming from the output of the divider 3 frequencies. At the end of the period of the multiplied frequency, the number of o-T is set in this counter (xm-k, where f is the pulse frequency of the reference frequency generator 4; T, is the period of the frequency to be multiplied; K is the division factor of the 3 frequency divider (multiplier of the frequency multiplier). By the end of the period of the frequency multiplied by the signal from the control unit 1, the number in the counter 5 is written to the memory register 6. Then the counter 5 is set to the nouveau state by the signal from the control unit 1. The control unit 1 sets the signal to the zero state and frequency divider 3. After this, the process of accumulation of pulses by counter 5 begins. Counter 7 operates in the subtraction mode. Each time it is zeroed, an impulse is given from the output, which through the open element And 9 enters the output of the frequency multiplier. The same impulse through the formation of 8 pulses is supplied to the control input of setting the code of the number 7 counter located in memory register 6. The frequency period at the output of the frequency multiplier is determined by the expression W frequency of the frequency generator 4 of the reference frequency. Then the frequency at the output of the frequency multiplier at the input of the multiplier clock Trigger 2 is in the unit state, in which the opening signal is fed to the input of the And 9 element. This trigger condition is confirmed by input frequency pulses. When the arrival of the impulses of the input frequency stops, the counter of 5 pulses is completely filled. This filling occurs periodically at intervals of time T K N O 5 the capacity of the counter 5. Where each time when the counter 5 is filled, an impulse is sent from its output to the second trigger input
2. Триггер 2 обнул етс и элемент И 9 закрываетс , что приводит к прекращению прохождени импульсов на выход умножител частоты. В начальный момент работы умножител регистр dO заполнен до половины и реверсивный счетчик 17 обнулен. В этом случае, когда число импульсов, поступающее с выхода генератора 4 на вход делител 3 за период умножаемой частоты, не делитс без остатка на коэффициент делени делител , в делителе 3 в момеит окончани периода умножаемой частоты будет записан остаток от делени . Следовательно, инверсный код остатка, поступающий на элементы И 12 и И-НЕ 16, даст на выходе элемента И-НЕ 16 положительный потенциал, поступающий на вторые ключей 13 и 15. Кроме этого, на первом входе ключа 15 будет положительный потенциал, обусловленный наличием нулевого потетщала на выходе блока 11 сравнени из-за неравенства кодо« на выходах разр дов счетчика 5 и на выходах регистра 10. В результате этого импульс с первого выхода блока 1 управлени , поступающий на пер;: вый вход элемента И 12 и третьи входы клю чей 13 и 15, проходит через ключ 15 на суммирующий вход счетчика 17. Это вызывает увеличение кода счетчика 17, а следовательно , и увеличение выходного напр жени преобразовател 18 код-напр жение. При этом масштаб увеличени выходного напр жени преобразовател 18 обратно пропорционален коду частотного, записанного в регистр 6 и поданного на вторую группу входов преобразовател 18. Это необходимо дл устранени зависимости шага подстройки опорной частоты от изменени умножаемой частоты. Возросший уровень выходного напр жени преобразовател 18 вызывает увеличение порога срабатывани компаратора 21 генератора 4 н уменьшение частоты сбрасывающих импульсов генератора 20 пилообразных импульсов, а значит и уменьшение выходной частоты генератора 4 опорной частоты. Это в свою очередь вызовет уменьшение кода остатка в делителе 3 в момент окончани следующего периода умножаемой частоты и т. д. Умножитель частоты будет работать по данному алгоритму до тех пор, пока код остатка делени не станет равным нулю (т. е. число импульсов опорной частоты за период умножаемой частоты станет кратным коэффициенту умножени ). В этом случае по приходу с первого вь1хода блока 1 управлени импульса на первый вход элемента И 12, на выходе элемента Н 12 будет сформирован импульс (так как на остальные входы элемента И 12 поступает инверсный код нулевого остатка делител 3). Этот импульс по уп- равл ющему входу регистра 10 разрешает перезапись кода частного из счетчика 5 в регистр 10. В результате на выходе блока 11 сравнени возникает положительный потенциал , поступающий на первый вход ключа 13. Однако импульс с первого выхода блока 1 управлени через ключ 13 на вычитающий вход счетчика 17 не проходит, так как в этот момент времени ключ 13 закрыт нулевым потенциалом, поступающим на его второй вход с выхода элемента И-НЕ 16. Следовательно , величина опорной частоты на выходе генератора 4 не измен етс . Если же в результате воздействи дестабилизирующих факторов опорна частота изменитс и в делителе 3 будет ненулевое значенне кода остатка, то стабилизаци частоты будет осуществл тьс аналогично. изложенному. В случае уменьшени опорной частоты код частного в счетчике 5 уменьшаетс , что вызовет несовпадение кодов на входах блока 11 сравнени и увеличение кода счетчика 17, что приведет к увеличению опорной частоты. Таким образом, предлагаемый умножитель частоты по сравнению с известным обладает более высокой точностью за счет перестройки генератора опорной частоты при иекратиостн количества импульсов опорной частоть :ta период умножаемой частоты коэффициенту умножени . Кроме того, вследстЕне подсчройки оиорпой частоты становилс - возможгым измен ть в широк гх пределах умножаггчаую частоту и коэффициент умножени при сохранении высокой точности умножени . Указанные обсто тельства оп эедел ют тсхШ1ко-эконом№1ескую э()фективность возможного применени предлатаемого умножител частоты. Формула изобретен 1, Ум110Ж1ггель частоты следовани импуль сов по авт. ев, К 687602, о т п и ч а ю щ и и с тем, тао, с цел)Ю повьпиенн точности умножени , в него дополнительно введены преобразователь код-напр жение. реверсивный счетчик, ключи, инвертор, второй элемент И, элемент И-НЕ, блок сравиенн . кодов и второй регистр пам ти, иодключеннглй информацион11ыми входами к выходам разр дов первого счетчика и к первой группе входов блока сравнени кодов, управ л ющим входом - к вь5ходу второго элемен та И. а выходами - к второй-группе входов б ока сравнени кодов, соединенного вь ходом с первым входом первого ключа и с входом инвертора, подключенного выходом к ,,,. visry BTOpoi:- . соел Т еч-{аго i iopbFi i в( Борьм гоодо - iiejiBoro ;с;:гоча И С п: олом iHihH-in: M--FU а ( iiXijjfOM - с третьим ЯлОЛзтй первого клкг-ч, Шрвым выходом бпок утгравлегп и с петR-1M входом тпрото ;: лемента И, подключенкого остал1 нымк вxoaa - I к ш1Рерсным выходам разр дов гелитпл частоты и к входам элемента H-fiE, причем выходь; перпог-. и второго ключей соспитюны спотвит-гвгино с суммирующим и вьлпгаюи.щм входами РОБСЛсивного счетчика, иодкт 0чен1юго вь1хп,;.гмп к первой группе входов ;феобразоватол лох наг р жение, еоедтгепного Шорой группою дов с вь ходами гюрвого регистра пам ти, з выходом -- с управл ющим входом rejiC psтора опорной частить;, Л Умиожптель :то п. 1, о т л н ч г :-;1 ij Л1 с а тем, что генератор опорной частоты содержит триггер, ;чллератор гишсоиразных импульсов .и компаратор, первый вход которого вл етс управл юлдим входом генератора опорной частоты, а второй вход подключен к выходу генератора пшюобразньгх 11мпульсов, соединенного vnpaBHHmiiuiM входом с выходом компаратора и со счетным входом триггера, вьлход которого вл етс вьгходом гел.ерэтора огюри.ой частоты. Источ} И1си инф.ормацни, 1П Ш1 гые во внимание при экспертизе L Авторское свидетельство СССР № 687602, кл II 03 К 23/00, 1976 (прототют),2. Trigger 2 is zeroed out and element 9 is closed, which causes the pulse to stop at the output of the frequency multiplier. At the initial moment of operation of the multiplier, the dO register is half-filled and the reversible counter 17 is reset. In this case, when the number of pulses coming from the output of generator 4 to the input of divider 3 for the period of the multiplied frequency is not divided without remainder by the division factor of the divider, the remainder of the division will be recorded in divider 3 at the time of the end of the multiplied frequency. Consequently, the inverse residue code arriving at AND 12 and AND-NOT 16 will give the output of the IS-NOT 16 element a positive potential that arrives at the second keys 13 and 15. In addition, at the first input of the key 15 there will be a positive potential due to the presence zero output at the output of the comparison block 11 due to the inequality of the code "at the outputs of the bits of counter 5 and at the outputs of the register 10. As a result of this, the pulse from the first output of control block 1 arrives at the switch ;, the second input of the And 12 element and the third inputs whose 13 and 15 passes through the key 15 on the sum iruyuschy input of the counter 17. This causes an increase in the code counter 17, and hence increase the output voltage of the transducer 18 code-voltage. The scale of the increase in the output voltage of the converter 18 is inversely proportional to the frequency code recorded in register 6 and fed to the second group of inputs of the converter 18. This is necessary to eliminate the dependence of the reference frequency adjustment step on the change of the multiplied frequency. The increased level of the output voltage of the converter 18 causes an increase in the threshold of operation of the comparator 21 of the generator 4 and a decrease in the frequency of the discharge pulses of the generator 20 of the sawtooth pulses, and hence a decrease in the output frequency of the generator 4 of the reference frequency. This in turn will cause a decrease in the residual code in divider 3 at the time of the end of the next period of the multiplied frequency, etc. The frequency multiplier will work according to this algorithm until the division residue code equals zero (i.e., the number of pulses frequency over the period of the multiplied frequency will be a multiple of the multiplication factor). In this case, the arrival of the first pulse control unit 1 at the first input of the And 12 element, the output of the H 12 element will generate a pulse (since the remaining inputs of the And 12 element receive the inverse zero balance code of the divider 3). This impulse on the control input of the register 10 permits the rewriting of the private code from counter 5 to the register 10. As a result, a positive potential arises at the output of the comparison unit 11, which arrives at the first input of the key 13. However, the impulse from the first output of the control unit 1 through the key 13 the subtracting input of the counter 17 does not pass, because at this moment the key 13 is closed by a zero potential, which enters its second input from the output of the NAND element 16. Consequently, the value of the reference frequency at the output of the generator 4 does not change. If, as a result of the destabilizing factors, the reference frequency changes and there is a nonzero value of the residual code in divider 3, the frequency will be stabilized in a similar way. set out. In the case of a decrease in the reference frequency, the private code in counter 5 decreases, which causes a mismatch of the codes at the inputs of comparator 11 and an increase in the counter code 17, which will increase the reference frequency. Thus, the proposed frequency multiplier as compared with the known one has a higher accuracy due to the tuning of the reference frequency generator with the criticality of the number of reference frequency pulses: ta period of the multiplied frequency multiplication factor. In addition, as a result of the subframe, our frequency became possible to change the multiply frequency and the multiplication factor in a wide range while maintaining a high multiplication accuracy. These circumstances are clearly defined as such. The economic efficiency of the possible use of the frequency multiplier that is being offered. The formula was invented 1, Um110Zh1ggel pulse frequency of the pulse on the author. Ev, K 687602, tp and h ay y and, with that, Tao, with the purpose) Yu is controlled by the accuracy of multiplication, the code-voltage converter is additionally introduced into it. reversible counter, keys, inverter, the second element AND, the element NAND, the block sravienn. codes and a second memory register, and informational inputs to the bits of the first counter and to the first group of inputs of the code comparison block, the control input — to the upstream of the second element I. And the outputs to the second, group of inputs of the code comparison, connected with the first input of the first key and the input of the inverter connected to the output ,,,. visry BTOpoi: -. Sole T ech- {Ago i iopbFi i in (Börm gooodo - iiejiBoro; s;: gocha I C n: ol iHihH-in: M - FU a (iiXijjfOM - with the third YALOLZty of the first klkg-h, Srvy output bpok utgru light and with a PETR-1M input tproto;: the element I, connected to the remainder of the input - I to the output outputs of the Gelitpl frequency bits and to the inputs of the H-fiE element, and the output; the forward and second keys are suited in a spotty-hygienic with a gain and a gain. SCHM entrances ROBBSLive counter, iodact 0xhen1ugo v1hp,;. gmp to the first group of inputs; transform rat sucking stress, unedited by Shora group of groups with alternate register and the memory, with the output, with the control input of the rejiC pstor of the reference part ;, L Umiozhptel: then p. 1, about l and h: -; 1 ij L1 with the fact that the reference frequency generator contains a trigger,; a pulse pulse generator and a comparator, the first input of which is the control input of the reference frequency generator, and the second input connected to the output of the generator for 11 pulses connected to the vnpaBHHmiiuiM input with the output of the comparator and with a count of the cjetra- frequency. Istoch} Ilsi inf.ormatsni, 1P Sh1 inge in attention when examining L USSR USSR author's certificate No. 687602, C II 03 K 23/00, 1976 (prototeut),