Claims (1)
05 Изобретение относитс к импульсной технике и может быть использовано в цифровых синтезаторах сигналов с линейной частотной модул цией. Цель изобретени - повышение быстродействи устройства путем уменьшени разр дности вход щих в него элементов при сохранении заданного уровн отклонений фазы от квадратичного закона. На фиг. 1 представлена функциональТ I 1 , на схема устройства формировани кода фазы сигнала с линейной частотной модул цией; на фиг. 2 и 3 - примеры выполнени блока формировани квадратичной функции. Устройство формировани кода фазы сигнала с линейной частотной модул цией содержит сумматор 1, регистры 2-5, синхронизатор 6, блок 7 формировани квадратичной функции, арифметико-логический блок 8, коммутатор 9, счетчик 10, причем соединены последовательно регистр 4, счетчик 10, сумматор 1 и регистр 2, выходы которого соединены с вторыми входами сумматора 1, выходы которого соединены с первыми входа.ми арифметико-логического блока 8, вторые входы которого соединены с выходами блока 7 формировани квадратичной функции, кодовые входы которого соединены с выходами регистра 5, а выход переполнени - с сигнальным входом коммутатора 9, первый и второй выходы которого соединены соответственно с входами сложени и вычитани счетчика 10, а управ .|ЯЮ1ци)1 вход - с знаковым выходом регист ia 5 и управл ющим входом арифметико .югического блока 8, которого соединены с входами регистра 3, выходы последнего - с выходными шинами, тактовый вход - с тактовым входом регистра 2 и первым выходом синхронизатора 6, а установочный вход - с установочными входами регистра 2, счетчика 10, блока 7 формировани квадратичной функции и вторым выходом синхронизатора 6, третий выход которого соединен с тактовым входом блока 7 формировани квадратичной функции, который может быть выполнен (фиг. 2) из накопител 11, триггера 12, блока 13 инверторов , умножителей 14 и 15, соединенных последовательно, причем к регистру 5 подключены входы накопител 1 1 и умножител 15, выходы которого подключены к входам арифметико-логического блока 8, к сигнальному входу коммутатора 9 подключен выход триггера 12, управл ющий одновременно переключением блока 13 инверторов , а второй и третий выходы синхронизатора 6 подключены к управл ющим входам накопител 11, на входе которого формируетс пилообразный код, который преобразуетс в треугольный на выходе блока 13 инверторов благодар переключени м триггера 12, а затем в квадратичный на выходе умножител 15. Если параметры сигнала известны, то блок 7 формировани квадратичной функции можно выполнить из соединенных последовательно реверсивного счетчика 16 и блока 17 пам ти, в который записан код К (фиг. 3) на временном интервале (0; 0,5 Т). Синхронизатор 6 вырабатывает импульсы с тактовой частотой т дл работы регистров 2 и 3 и посредством делени импульсы с ( тактовой частотой fr дл работы блока 7 формировани квадратичной функции, а также синхронный строб-и.мпульс дл начальной установки этих блоков и счетчика 10. Устройство формировани кода фазы сигнала с линейной частотной модул цией (ЛЧМ) работает следующим образом. До поступлени команды на формирование ЛЧМ сигнала в счетчик 10 из регистра 4 записан код Kf начальной частоты и. В результате цифрового интегрировани кода К носуществл емого с тактовой частотой fr в соединенных между собой в кольцо сумматоре 1 и регистре 2, формируетс код фазы сигнала с частотой fn. При по влении на втором выходе синхронизатора 6 строба, равного длительности ЛЧЛ1 сигнала Т, входы сложени и вычитани счетчика открываютс , а блок 7 формировани квадратичной функции начинает вырабатывать код КАср. Одновременно с формированием этого кода в блоке 7 вырабатываютс импульсы, при поступлении которых на входы сложени и вычитани счетчика 10 его содержимое каждый раз увеличиваетс или у.меньшаетс на единицу (соответственно при положительной и отрицательной скорости частотной модул ции). Увеличение или уменьшение содержимого счетчика зависит от потенциала на знаковом выходе регистра 5. Когда он равен единице , импульсы переполнени с выхода блока 7 формировани квадратичной функции проход т через коммутатор 9 на вход сложени счетчика 10, и в арифметико-логическом блоке 8 осу1цествл етс суммирование кодов Kf и Когда этот потенциал равен нулю, и.мпульсы переполнени поступают на вход вычитани счетчика 10, а в арифметико-логическом блоке 8 код вычитаетс из кода KV В момент окончани строба входы сложени и вычитани счетчика 10 блокируютс по установочному входу, а регистры 2 и 3 обнул ютс . До поступлени следующего строба в устройстве вновь формируетс код фазы, соответствующий начальной частоте ЛЧМ сигнала. Устройство должно обеспечить на своем выходе код, максимально соответствующий линейному закону частотной модул ции f (t) fH-f- t, где W и соответственно девиаци и длительность формируемого сигнала. В реальном цифровом синтезаторе формируетс не непрерывный код частоты Ki, а ступенчатый, где переключение происходит через каждые Т| секунд, а частота за это врем измен етс на Wi герц. При малых значени х Wi и Ti отличие между непрерывным и ступенчатым законами изменени частоть невелико и отклонени фазы Дф от квадратичного закона оказываютс небольшими. Закон изменени частоты ЛЧМ сигнала f(t) fH-|-- t может быть представлен в виде суммы ступенчато возрастающей (или убывающей) функции f(t) и периодической функции Af(t) с нулевым средним. При этом квадратична функци изменени фазы ЛЧМ сигнала ф(1) (i)di также представл етс в виде суммы двух функций ф(1) )й{ и Аф{1) (i}di, втора из которых периодическа . Такое представление квадратического закона изменени фазы ф(1) позвол ет осуществл ть формирование соответствующего функции ф(1) кода Кф в двух каналах. Код К, соответствующий функции ф(1), формируетс в счетчике 10, сумматоре 1 и регистре 2, а код КдУ,соответствующий функции 4ф(1), в блоке 7 формировани квадратичной функции. В силу небольшой разр дности блоков, используемых в первом канале, их тактирование осуществл етс с частотой, максимально близкой к предельной рабочей частоте примен емых микросхем. Ошибки в формировании квадратичного кода фазы, возникающие с уменьшением числа разр дов счетчика, сумматора и первого регистра, снижаютс до необходимого уровн при суммировании в арифметико-логическом блоке 8 кода Куи кода Клф, вырабатываемого в блоке 7 формировани квадратичной функции, работающего на низкой тактовой частоте. Таким образом, введение новых св зей и узлов позвол ет получить существенное увеличение быстродействи при сохранении требуемой точности. Формула изобретени Устройство формировани кода фазы сигнала с линейной частотной модул цией, содержащее соединенные в кольцо сумматор и первый регистр, второй и третий регистры, арифметико-логической блок и синхронизатор, первый выход которого соединен с тактовым входом первого регистра. отличающеес тем, что, с целью повышени быстродействи при заданном уровне отклонени фазы путем уменьшени разр дности вход щих в него блоков, в него дополнительно введены коммутатор, блок формировани квадратичной функции, четвертый регистр и счетчик, входы которого соединены с выходами второго регистра, выходы - с вторыми входами сумматора, входы «сложени и «вычитани соответственно - с первым и вторым выходами коммутатора, сигнальный вход которого соединен с выходом nepeno.iнени блока формировани квадратичной функции, а управл ющий вход с знаковым выходо.м третьего регистра и управл ющим входом арифметико-логического блока , выходы которого соединены с входами четвертого регистра, первые входы с выходами сумматора, а вторые входы - с выходами блока формировани квадратичной функции, кодовые входы которого соединены с выходами третьего регистра, вход с вторым выходом синхронизатора, а установочный вход - с третьим выходом синх 1онизатора и установочными входами счетчика, первого и четвертого регистров, причем тактовый вход четвертого регистра соединен с первым выходом синхронизатора, а выходы - с выходными Нинами устройства.05 The invention relates to a pulse technique and can be used in digital signal synthesizers with linear frequency modulation. The purpose of the invention is to increase the speed of the device by reducing the size of the elements included in it while maintaining a predetermined level of phase deviations from a quadratic law. FIG. Figure 1 shows the functional I 1, on the circuit of the device for generating the phase code of a signal with linear frequency modulation; in fig. 2 and 3 are examples of performing a block forming a quadratic function. The device for generating the phase code of the signal with linear frequency modulation contains adder 1, registers 2-5, synchronizer 6, block 7 of forming a quadratic function, arithmetic logic unit 8, switch 9, counter 10, and in series connected register 4, counter 10, adder 1 and register 2, the outputs of which are connected to the second inputs of the adder 1, the outputs of which are connected to the first inputs of the arithmetic logic unit 8, the second inputs of which are connected to the outputs of the quadratic function generating unit 7, the code inputs of which dinene with outputs of register 5, and the output of overflow - with the signal input of switch 9, the first and second outputs of which are connected respectively to the addition and subtraction inputs of counter 10, and the control | 10) 1 input - to the sign output ia 5 and the control input arithmetic unit 8, which is connected to the inputs of the register 3, the outputs of the latter with output buses, a clock input with the clock input of the register 2 and the first output of the synchronizer 6, and the setup input with the installation inputs of the register 2, counter 10, block 7 forming quad atichnoy function and the second output of the synchronizer 6, a third output connected to a clock input of the unit 7 forming a quadratic function, which can be configured (FIG. 2) from accumulator 11, trigger 12, block of inverters 13, multipliers 14 and 15 connected in series, with the register 5 connected to the inputs of the accumulator 1 1 and multiplier 15, the outputs of which are connected to the inputs of the arithmetic logic unit 8, to the signal input of the switch 9 the trigger output 12 is connected, which simultaneously controls the switching of the inverter unit 13, and the second and third outputs of the synchronizer 6 are connected to the control inputs of the accumulator 11, at the input of which a sawtooth code is formed, which is converted to a triangular output 13 inverters due to switching the trigger 12, and then to the quadratic at the output of the multiplier 15. If the signal parameters are known, then the quadratic function generating unit 7 can be executed from a sequentially reversing counter 16 and a memory block 17 in which the code K is written (FIG. 3) in the time interval (0; 0.5 T). The synchronizer 6 generates pulses with a clock frequency t for operation of registers 2 and 3 and by dividing pulses with (clock frequency fr for operation of the quadratic function generating unit 7, as well as synchronous strobe pulse for initial installation of these blocks and counter 10. Forming device The code of the phase signal with linear frequency modulation (chirp) works as follows: Before the command to form a chirp signal arrives, the initial frequency code Kf is recorded in counter 10 from register 4. As a result of digital integration of the code The phase code of the signal with the frequency fn is connected to the clock frequency fr in the interconnected in ring adder 1 and register 2. When a second signal appears at the second output of the synchronizer 6 strobe equal to the duration LCHL1 of the signal T, the addition and subtraction inputs of the counter open, and the quadratic function generating unit 7 begins to generate a KASR code. Simultaneously with the formation of this code, pulses are generated in block 7, upon receipt of which to the addition and subtraction inputs of the counter 10, its content increases each time and whether or not. is reduced by one (respectively, with a positive and negative rate of frequency modulation). The increase or decrease in the counter content depends on the potential at the sign output of the register 5. When it is equal to one, the overflow pulses from the output of the quadratic function generating unit 7 pass through the switch 9 to the addition of the counter 10, and the summation of codes is realized in the arithmetic logic unit 8 Kf and When this potential is zero, the overflow pulses are fed to the subtract input of counter 10, and in the arithmetic logic unit 8, the code is subtracted from the KV code. At the time of the end of the gate, the addition and subtraction inputs 10 and blocked on the installation entry, and registers 2 and 3 are zeroed. Before the next strobe arrives, the device again generates a phase code corresponding to the initial frequency of the chirp signal. The device must provide at its output a code that maximally corresponds to the linear law of frequency modulation f (t) fH-f- t, where W and, respectively, the deviation and duration of the generated signal. In a real digital synthesizer, it is not a continuous code of frequency Ki that is formed, but a step code, where switching occurs every T | seconds, and the frequency during this time is changed to Wi hertz. At small values of Wi and Ti, the difference between the continuous and stepwise laws of change is small and the deviations of the phase Df from the quadratic law turn out to be small. The law of change in the frequency of the chirp signal f (t) fH- | - t can be represented as the sum of a stepwise increasing (or decreasing) function f (t) and a periodic function Af (t) with zero mean. In this case, the quadratic function of the phase change of the chirp signal φ (1) (i) di is also represented as the sum of two functions φ (1) й {and Аф {1) (i} di, the second of which is periodic. changing the phase φ (1) allows the formation of the corresponding function φ (1) of the Kf code in two channels. 4f (1), in the quadratic function formation unit 7. Due to the small size of the blocks used in the first They are clocked with a frequency as close as possible to the operating frequency limit of the applied chips. Errors in the formation of a quadratic phase code that occur with a decrease in the number of bits of the counter, adder and first register are reduced to the required level when summed in the arithmetic logic unit 8 Kui code of the Klf code generated in block 7 of the formation of a quadratic function operating at a low clock frequency. Thus, the introduction of new links and nodes allows to obtain a significant increase in speed while maintaining the required accuracy. The invention The device for forming the phase code of a signal with linear frequency modulation, containing a ring connected adder and a first register, second and third registers, an arithmetic logic unit and a synchronizer, the first output of which is connected to the clock input of the first register. characterized in that, in order to increase speed at a given level of phase deviation by reducing the width of the blocks included in it, a switch, a quadratic function generating unit, a fourth register and a counter, whose inputs are connected to the outputs of the second register, are added to it; with the second inputs of the adder, the inputs of the "add and" subtract, respectively, with the first and second outputs of the switch, the signal input of which is connected to the output nepeno.in the block of the formation of the quadratic function, and the control Third input with the third-digit sign output and the control input of the arithmetic logic unit, whose outputs are connected to the inputs of the fourth register, the first inputs to the outputs of the adder, and the second inputs to the outputs of the quadratic function generation unit, the code inputs of which are connected to the outputs of the third register, the input with the second output of the synchronizer, and the setup input - with the third output of the sync of the ionizer and the installation inputs of the counter, the first and fourth registers, with the clock input of the fourth register connected to the first m synchronizer output, and the outputs - the output Ninami device.
НуК; NQ;
Kjb-1Kjb-1