Claims (2)
Изобретение огносигс к автоматике и вычислительной технике и может быть использовано при построении устройств хранени и вьщачи дискретной информации . Известно буферное запоминающее устройство содержащее блок пам ти, тактовую шину, блок управлени на тригг ах l. Недостатком этого устройства вл етс большое количество оборудовани блока управлени (два триггера на один раз р д), что снижает надежность системы. Наиболее близким по технической сущ ности к изобретению вл етс устройство включающее в себ блокпам ти, тактовую шину, блок управлени на триггерах, выходы которых подключены к входам триггеров блока пам ти, а выходы последних соединены и входами последующих триггеров 2. Однако использование большого коли .честватриггеров (один триггер на один разр д) снижает надежность работы устройства. Цель изобретени - повышение надежности буферного запоминающего устр«йетва . Поставленна цель достигаетс гел , что в буферное запоминающее устройство, содержащее формирователь сигналов, один из входов которого подключен к выходу тактового генератора, другие входы формировател сигналов подключены к соответствующим информационным выходам блока пам ти, триггеры, дополнительно введены перва и втора группы элз ентов И, причем входы элементов И первой группы подключены к соответствующим выходам блока пам ти, а выходы элементов И первой группы подключены к одним из входов соответствующих элементов И второй группы, элементы И второй группы последовательно соединены между собой, причем, выход последнего эл0 {ента И второй группы вл етс выходс л усгройсгва, а другой вход первого элемента И вгорой группы подключен к оц ому из выходов формиро вагел сигналов выход каждого другого эпетлента И второй группы подключен |К другому входу последующего элемента И второй группы и к одному из входов соответствук цего триггера, другие входы триггеров подключены к другому выходу формировател , выходы триггеро подключены к соответствукшим входам блока пам ти. На чертеже изображена приндипиальна схема буферного запоминающего устройсгва. Устройство содержит блок 1 пам ти,блок 2 управлени .Блок пам ти содержит триггеры З-Ю, входы С кото рых объединены и подключены к шине ввода. БЛОК 2 управлени содержит элемент И 11 первой группы, элемент И 1 второй группы, триггер 13, элемент И первой группы, элемент И 15 второй группы, триггер 16, Кроме того, устрой ство содержит формирователь 17 сигналов , формирующий сигнал окончани сдвига и включающий в себ элемент ИЛИ 18, элемент И 19, триггер 2О, а также тактовый генератор 21. Устройство работает следующим образом , В исходном состо нии триггеры блок пам ти и блока управлени выключены, а триггер 2О включен. Ввод информации и сдвиг ее из разр да в разр д блока пам ти происход т по заднему фронту импульса записи При выводе информаци из блока 1 пам ти сигналом Считывание триггер 2О сбрасываетс , элемент И 19 открываетс и тактовые импульсы с генератора 21 поступают на счетный Т - вход первого тригераНблока управ В момент переключени триггера блока управлени информаци переписываетс из одного разр да В другой триг геров блока пам ти, пока не попадет в последний разр д триггеров 6 и Т.О. На выходе элемента ИЛИ 18 по вл етс сигнал , который включает триггер 20, Эдетлент И 19 запйраетх: и подача тактовых импульсов на триггеры 13 и 16 прекращаетс , при этом триггеры устанавливаюгс в нулевое состчэ ние. Таким образом, бдок 2 управлени работает только при выводе информации, а все остальное врем его триггеры наход тс в выключенном состо нии и не переключаютс . Это позвол ет исключить случай искажени информации из-за сбоев в блоке, например при вводе. Кроме того, предлагаемое вьшолнение буферного запоминающего устройства позвол ет сократить число триггеров блока утфавлени , приход щихс на один разр д. Формула изобретени Буферное запоминающее устройство, (содержащее формирователь сигналов, :один из входов которого подкл1ючен к выходу тактового генератора, другие входы формировател сигналов подключены к соответствующим информационным выходам блока пам ти, триггеры, отличающеес тем, что, с целью повыщени быстродействи устройства, оно содержит первую и вторую группу элементов И, причем входи элементов И первой группы подключены к соответствующим выходам блока пам ти, а выходы элементов И первой группы подключены к одним из входов соответствующих элементов И второй группы, элементы И второй группы последовательно соединены между собой, причем выход последнего элемента И второй группы вл етс выходом устройства , а другой вход первого элемента И второй группы подключен к одному из выходов формировател сигналов, выход каждого другого элалента И второй подключен к другому входу последукицего элемента И второй группы и к одному из входов соответствующего триггерйт другие входы триггеров подключеНЬ1 к другому выходу формировашл , выходы триггеров, подключены к соответствую-, шим входам блока пам ти. Источники информации, прин тые во внимание при экспертизе. I, Авторское свидетельство СССР № 616654, кл. Q 11 С 19/00, 1978, The invention is an ognosigs for automation and computing, and can be used in the construction of storage devices and the extraction of discrete information. A buffer memory device containing a memory block, a clock bus, and a control block on the trigger l are known. A disadvantage of this device is a large amount of control unit equipment (two triggers one time in a row), which reduces the reliability of the system. The closest in technical terms to the invention is a device including blocking units, a clock bus, a control unit on triggers, the outputs of which are connected to the inputs of the triggers of the memory unit, and the outputs of the latter are also connected to the inputs of subsequent triggers 2. However, the use of a large number. the quality of triggers (one trigger for one bit) reduces the reliability of the device. The purpose of the invention is to increase the reliability of the buffer memory device. The goal is to achieve a gel that, in a buffer memory device containing a signal conditioner, one of the inputs of which is connected to the output of the clock generator, other inputs of the signal conditioner are connected to the corresponding information outputs of the memory unit, triggers, the first and second groups of electrodes And, moreover, the inputs of the elements AND of the first group are connected to the corresponding outputs of the memory unit, and the outputs of the elements AND of the first group are connected to one of the inputs of the corresponding elements AND the second the groups, elements of the second group are connected in series with each other, and the output of the last element of the second group is the output of the control unit, and the other input of the first element is also connected to the output of the signals of the other element and the second the group is connected | To another input of the subsequent element AND the second group and to one of the inputs of the corresponding trigger, the other inputs of the trigger are connected to another output of the driver, the outputs of the trigger are connected to the corresponding inputs of the block memory The drawing depicts a buffer buffer circuit diagram. The device contains a memory block 1, a control block 2. The memory block contains triggers З-Ю, inputs C of which are combined and connected to the input bus. The control unit 2 contains an element 11 of the first group, an element 1 of the second group, a trigger 13, an element I of the first group, an element 15 of the second group, a trigger 16, in addition, the device contains a signal conditioner 17 that generates a shift end signal and includes Element OR 18, Element 19, trigger 2O, and also the clock generator 21. The device operates as follows. In the initial state, the triggers of the memory unit and the control unit are turned off, and the trigger 2O is turned on. Entering information and shifting it from the bit into the bit of the memory block occurs at the falling edge of the write pulse. When information is output from memory block 1 by the signal, the trigger 2O is reset, the AND element 19 is opened and the clock pulses from the generator 21 are sent to the counting T - input of the first trigger of the control unit. At the time of switching the trigger of the control unit, the information is rewritten from one bit to another triggers of the memory block until it reaches the last digit of the triggers 6 and so on. At the output of the element OR 18, a signal appears that turns on the trigger 20, the Smart E 19 and the trigger: and the clock pulses for the triggers 13 and 16 are stopped, and the triggers are set to zero. Thus, the control spool 2 operates only when information is output, and the rest of the time its triggers are in the off state and do not switch. This makes it possible to exclude the case of distortion of information due to failures in the block, for example, during input. In addition, the proposed implementation of the buffer memory device allows reducing the number of triggers of the output unit per bit. Formula of the invention The buffer memory device (containing a signal conditioner, one of the inputs of which is connected to the output of the clock generator, the other signalformer inputs are connected to the corresponding information outputs of the memory block, triggers, characterized in that, in order to increase the speed of the device, it contains the first and second group of elements And the elements of the AND of the first group are connected to the corresponding outputs of the memory block, and the outputs of the elements of the AND of the first group are connected to one of the inputs of the corresponding elements AND of the second group, the elements of the second group are sequentially interconnected, and the output of the last element of the second group is the output of the device, and the other input of the first element And the second group is connected to one of the outputs of the signal conditioner, the output of each other element And the second is connected to another input of the subsequent element AND the second The other group of triggers, connected to the other output of the trigger, the outputs of the triggers, are connected to the corresponding inputs of the memory unit. Sources of information taken into account in the examination. I, USSR Copyright Certificate No. 616654, cl. Q 11 C 19/00, 1978,
2. Авторское свидетельство СССР по за вке № 2795999/18-24 кл. Ц 11 С 19/ОО, 1979 (прототип).2. USSR author's certificate in application number 2795999 / 18-24 cl. C 11 C 19 / OO, 1979 (prototype).