Изобретение относитс к вычислительной технике и может быть исполь зовано дл контрол цифровых электр ных схем. Известны устройства дл контрол схем цифровых вычислительных машин, содержащиеблок индикации, преобразователь-коммутатор , блок управлени , блок эталонов, компаратор, ана лизатор пол рности импульсов, регис фиксации импульсов, дешифратор выде лени 1ошибок, блок сравнени , блок ввода и регистрации . Недостаток этих устройств состоит в их сложности. близким к изобретению вл етс устройство дл автоматического контрол больших интегральных схем, содержащее компаратор и блок формирователей сигналов, соединенные с контролируемой схемой, блок анализа годности, соединенный входом с выходом компаратора, а выходом - с блоком индикации годности коммутатор, подключенный выходом ко входу блока адреса контакта контролируемой схемы, а входом - к выходу блока управлени , блок задани программы , блок распределени тестовых команд, блок задани выходных результатов , соединенный с первыми входами блока сравнени , вторые входы которой подключены к:соответствующим выходам вычислител и блока цифровой индикации . Недостатки этого устройства заключаютс а его сложности и больших аппаратурных затратах. Целью изобретени вл етс сокращение аппаратурных затрат. Поставленна цель достигаетс тем, что в устройство, содержащее генератор тактовых импульсов, группу формирователей вход(1х сигналов, выход которой вл етс информационным выходом устройства, компаратор, первый вход которого вл етс первым информационным входом устройства, а выход соединен через регистр ошибок с выходом индикации неисправностей устройства, коммутатор, первый управ л ющий вход которого соединен через регистр управлени с управл ющим вхо дом устройства, схему сравнени и ре гистр конечного адреса, вход которого вл етс адресным входом устройства , введены буферный регистр, блок пам ти, счетчик адреса, триггер режима и элемент И, причем входы элеме та И соединены соответственно с выходами генератора тактовых импульсов и схемы сравнени , входы которой под ключены соответственно к выходам регистра конечного адреса и счетчика адреса и к адресному входу блока паГруппы формирователей ВХОДНЫХ сигналов и вторым входом компаратора, а управл ющим входом - с первым выходом триггера режима, вход которого вл етс входом задани режима пам ти устройства, а второй выход соединен со вторым управл ющим входом коммутатора, выход которого подключен к информационному входу блока па м ти, а информационный вход - к выхо ду буферного регистра, информационный вход которого вл етс вторым информационным входом устройства, а тактовый вход подключен к выход элемента И и тактовым входам коммутатора и счетчика адреса. На чертеже приведена структурна схема устройства. Схема содержит цифровую вычислительную машину (ЦВМ) 1, регистр 2 конечного адреса, схему сравнени , 3, элемент И 4, генератор 5 тактовых импульсов, счетчик 6 адреса, пам ть 7 на сдвиговых регистрах с последовательной выборкой, триггер 8 режи ма (запись-считывание) , коммутатор 9, регистр 10 управлени , группу формирователей 11 входных сигналов. буферный регистр 12 сдвига, контроли руема схема 13, компаратор , регистр ошибок 15. Устройство работает следующим образом. В исходном состо нии все регистры и счетчик 6 установлены в О, элемент И k закрыт сигналом схемы сравнени 3. Из ЦВМ 1 в регистр 10 записываетс признак последовательной за грузки и позиционный код номера сдви гового регистра пам ти 7 В буфер 7 ный регистр 12 параллельным кодом записываетс часть тестовой последовательности дл одного вывода контролируемой схемы 13, равна по длине формату машинного слова ЦВМ 1. Триггер 8 устанавливаетс в состо ние , соответствующее режиму записи информации в пам ть 7. Затем в регистр 2 из ЦВМ 1 записываетс код конечного адреса пам ти НК, где М - количество разр дов буферного регистра 12 (или формат машинного слова ЦВМ 1), ,2,3,...номер цикла зписи информации в буферный регистр 12. Схема сравнени 3 открывает элемент И Ц, через который тактовые импульсы от генератора 5 поступают на входы счетчика 6, буферного регистра 12 и через коммутатор 9 на вход пам ти 7. Информаци из буферного регистра 12 последовательным кодом переписываетс в сдвиговый регистр пам ти 7, выбранный при помощи регистра 10, прич.ем сдвиг содержимого остальных сдвиговых регистров пам ти 7 блокируетс . Счётчик 6 суммирует тактовые импульсы, поступающие одновременно на сдвигающие входы пам ти 7 и буферного регистра 12. При достижении содержимым счетчика 6 значени i кода конечного адреса , хран щегос в регистре 2, схема сравнени 3 закрывает элемент И 4, который блокирует поступление тактовых импульсов от генератора 5 в счетчик 6. На этом цикл записи информации заканчиваетс Затем в буферный регистр 12 записываетс из ЦВМ 1 следующее машинное слово тестовой последовательности , а в регистр 2 - конечный адрес следующего цикла записи, и цикл повтор етс до заполнени выбранного сдвигового регистра пам ти 7, после чего счетчик 6 и регистр 2 привод тс в исходное состо ние. В регистр 10 записываетс из ЦВМ 1 позиционный код номера следующего сдвигового регистра пам ти 7, и процесс повтор етс до заполнени необходимого количества сдвиговых регистров пам ти 7, определ емого количеством выводов контролируемой схемы 13.. Введенна в пам ть тестова последовательность из.пам ти 7 подаетс The invention relates to computing and can be used to control digital circuitry. Devices are known for controlling digital computer circuits, comprising an indication unit, a converter-commutator, a control unit, a standard block, a comparator, a pulse polarity analyzer, pulse fixation registers, an error decoder, a comparison unit, an input and recording unit. The disadvantage of these devices is their complexity. Close to the invention is a device for automatic control of large integrated circuits, comprising a comparator and a signal conditioner unit connected to a controlled circuit, an analysis unit connected to the output of a comparator, and an output connected to an indication display unit connected to the output of the address block the contact of the controlled circuit, and the input to the output of the control unit, the program setting unit, the test command distribution unit, the output task setting unit connected to the first by comparison block moves, the second inputs of which are connected to: the corresponding outputs of the calculator and the digital display unit. The disadvantages of this device are its complexity and large hardware costs. The aim of the invention is to reduce hardware costs. The goal is achieved by the fact that in a device containing a clock generator, a group of drivers is an input (1x signals, the output of which is the information output of the device, a comparator, the first input of which is the first information input of the device, and the output is connected via an error register to the display output device malfunction, the switch, the first control input of which is connected through the control register to the control input of the device, the comparison circuit and the register of the final address, whose input is The device's address input, a buffer register, a memory block, an address counter, a mode trigger, and an AND element are entered, the inputs of the AND element are connected respectively to the outputs of the clock generator and the comparison circuit, the inputs of which are connected respectively to the outputs of the end address register and the counter address and to the address input of the pagroup block of the INPUT signals and the second input of the comparator, and the control input with the first output of the mode trigger, the input of which is the input of the device memory mode, and the second output is connected to the second control input of the switch, the output of which is connected to the information input of the memory unit, and the information input to the output of the buffer register, whose information input is the second information input of the device, and the clock input is connected to the output of the AND element and the clock inputs of the switch and the address counter. The drawing shows a block diagram of the device. The circuit contains a digital computer (DVM) 1, a final address register 2, a comparison circuit, 3, element 4, a clock generator 5, an address counter 6, memory 7 on shift registers with sequential sampling, trigger 8 mode (write- read), switch 9, control register 10, a group of drivers 11 input signals. buffer register 12 shift, monitored circuit 13, comparator, error register 15. The device operates as follows. In the initial state, all the registers and counter 6 are set to O, the element And k is closed by the signal of the comparison circuit 3. From DVM 1 to register 10, a sign of sequential load and the position code of shift memory register number 7 are written to 7 buffer 7 register 12 parallel the code records a part of the test sequence for one output of the monitored circuit 13, is equal in length to the format of the computer word of CVM 1. Trigger 8 is set to the state corresponding to the mode of recording information in memory 7. Then, in register 2 of CVM 1, the code is written the final address of the memory NK, where M is the number of bits of the buffer register 12 (or the format of the computer word CVM 1),, 2,3, ... the number of the recording cycle of information in the buffer register 12. The comparison circuit 3 opens the element I C, through which clock pulses from generator 5 are fed to the inputs of counter 6, buffer register 12 and through switch 9 to memory input 7. The information from buffer register 12 is copied into a shift register of memory 7, selected using register 10, and shifted the contents of the remaining shift registers and 7 blocked. Counter 6 sums the clock pulses simultaneously arriving at the shift inputs of memory 7 and buffer register 12. When the contents of counter 6 reach the value i of the end address code stored in register 2, comparison circuit 3 closes AND 4, which blocks the flow of clock pulses from generator 5 to counter 6. This completes the information recording cycle. Then, the next machine word of the test sequence is written from the digital computer 1 into the buffer register 12, and the final address of the next recording cycle to the register 2, and Torr prior to filling a selected shift register memory 7, whereupon counter register 2 and 6 are shown in an initial state. The register 10 is recorded from the digital computer 1, the position code of the number of the next shift register of memory 7, and the process is repeated until the required number of shift registers of memory 7, determined by the number of outputs of the monitored circuit 13, is entered. Entered into the memory of the test sequence of memory 7 served
на вход компаратора 1Д и через формирователи 11 - на входы контролируемой схемы 13, с соответствующих выхрдов которой сигналы поступают на другие входы компаратора 1. Результат анализа в компараторе фиксируетс в регистре 15 и выдаетс из него на вход ЦВМ 1.to the input of the comparator 1D and through the formers 11 to the inputs of the controlled circuit 13, from the corresponding outputs of which signals are fed to the other inputs of the comparator 1. The result of the analysis in the comparator is recorded in register 15 and output from it to the input of the digital computer 1.
Таким образом, устройство, облада меньшим объемом оборудовани обеспечивает проверку функционировани функциональных узлов, реализованных , в частности, на больших интегральных схемах.Thus, the device, which has a smaller amount of equipment, provides verification of the functioning of the functional units, implemented, in particular, on large integrated circuits.