SU982003A1

SU982003A1 - Pseudo-stochastic adder

Info

Publication number: SU982003A1
Application number: SU813282338A
Authority: SU
Inventors: Виктор Михайлович Ерухимович; Вячеслав Глебович Казаков; Зинаида Афанасьевна Мартыненко; Алексей Григорьевич Рыгаль
Priority date: 1981-05-04
Filing date: 1981-05-04
Publication date: 1982-12-15

Description

Изобретение относитс к вычислительной технике и может быть использовано в стохастических вычислительных машинах дл суммировани К-чисел , представленных в двоичной форме.The invention relates to computing and can be used in stochastic computers to add K-numbers represented in binary form.

Известны стохастические суммирующие устройства, которые содержат преобразователи число-веро тность,двоичные счетчики, логические элементы И, ИЛИ, НЕ, а также источники несовместных случайных последовательностей дл обеспечени несовместимости последовательностей , представл юсцих слагаемые ГЧ и J.Stochastic summation devices are known that contain number-probability converters, binary counters, AND, OR, NOT logic elements, as well as sources of incompatible random sequences to ensure incompatibility of sequences, such as the MS and J.

Недостатком указанных устройств вл етс низкое быстродействие,св занное с представлением суммируемых чисел случайными последовательност ми , при котором точность вычислений зависит от длины декодируемой последовательности, представл ющей результат вычислений.The disadvantage of these devices is the low speed associated with the representation of the summed numbers by random sequences, in which the accuracy of the calculations depends on the length of the decoded sequence that represents the result of the calculations.

Наиболее близким по технической сущности к изобретению вл етс псевдостохастическое суммирующее устройство , содержащее по числу слагаег«лх п-разр дные регистры, п-разр дный сдвиговый регистр с обратной св зью, группу элементов И, п-разр дный счетчик , выходы разр дов которого вл - tThe closest to the technical essence of the invention is a pseudo-stochastic summing device containing, by the number of terms, lx n-bit registers, n-bit shift register with feedback, a group of elements AND, n-bit counter, the outputs of which bits ow - t

ютс выходами устройства, коммутаторы , первые входы которых соединены с выходами одноименных п-разр дных регистров, а вторые входы соединены с выходами группы элементов И, входы которых соединены соответственно с выходами разр дов сдвигового регистра с обратной св зью. Устройство содержит также группу сумматоров по The device outputs, switches, the first inputs of which are connected to the outputs of the same-name n-bit registers, and the second inputs are connected to the outputs of a group of I elements, the inputs of which are connected respectively to the outputs of the bits of the shift register with feedback. The device also contains a group of adders for

10 модулю два, дешифратор, вторую группу элементов И дл образовани К несовместных в каждом такте псевдослучайных последовательностей, представл ющих К слагаемых с весовым коэффи15 циентом 2 , где Е- вл етс целой частью . Суммирование осуществл етс С помсздью k-входного ; элемента ИЛИ, выход которого соединен со входом счетчика. За тактов в счет20 чике восщхэизводитс результат суммировани с погрешностью . При заданной точности вычислений быстродействие данного псевдостохастического устройства превышает быстродействие известных устройств f3j.10 to module two, a decoder, a second group of AND elements to form K pseudorandom sequences that are incompatible in each cycle, representing K terms with a weight coefficient of 2, where E- is the integer part. The summation is performed with a k-input; element OR, the output of which is connected to the input of the counter. The result of summation with an error is taken for the counts in the account 20 times. For a given calculation accuracy, the speed of this pseudo-stochastic device exceeds the speed of the known devices f3j.

Однако недостатком устройства вл етс отсутствие обратной пропорциональности между весовым коэффициейтом равным 2 , и количеством сум30 мируемых чисел К, так как 2 равноHowever, the drawback of the device is the lack of inverse proportionality between the weight coefficient equal to 2, and the number of summed K numbers, since 2 is equal to

целой части log К, что приводит к трудност м при вычислени х(Св занных с масштабированием результатов, а также к нерациональному использованию оборудовани .the integer part of log K, which leads to difficulties in calculating (associated with scaling results, as well as to the inefficient use of equipment.

Умножение п-разр дных чисел на весовой коэффициент 2 при 1 близких к п, приводит к потере информации , особенно в случа х, когда производитс обработка малых значений операндов..При большом числе суммируемых операндов аппаратурные затраты На известный сумматор существенно возрастают за счет усложнени блоков сумматоров по модулю два и дешифратора . IMultiplying n-bit numbers by a weighting factor of 2 with 1 close to n leads to information loss, especially in cases when processing small values of operands is performed. With a large number of summable operands, hardware costs A known adder increases significantly due to the complexity of the blocks adders modulo two and a decoder. I

Цель изобретени - упрощениеThe purpose of the invention is to simplify

сумматора и расширение функциональных возможностей за счет получени при суммировании весового коэффициента , обратно пропорционального коли .честву слагаемых.adder and enhanced functionality by obtaining, when summing, a weighting factor inversely proportional to the number of terms.

Поставленна цель достигаетс тем, что псевдостохастический сумматор, содержащий блок п-разр дных регистров (,2,3..„о) группу коммутаторов, п-разр дных чисел, первые входы разр дов каждого из которых соединены с выходами сЬответствующего п-разр дного регистра группы, группу элементов И, выходы которых соединены в обратном пор дке со вторыми входами младших (п-1) разр дов коммутаторов группы, сдвиговый регистр с обратной св зью, пр мой выход первого разр да которого-соединен со вторыми входами п-ых разр дов коммутаторов, группы, инверсный выход первого разр да - соединен с первыми входами элементов И группы, пр мой выход второго разр да соединен со вторым входом первого элемента И группы, пр мой выход каждого i-ro (i 1 ,2, ... .n) разр да, начина с третьего, - соединен со входом вторым (i-l)-ro элемента И группы, а инверсный выход каждого i-ro разр да, начина со второго,- соединен с ()-ми входами старших по номеру элементов И группы, начина с i-ro, счетчик, установочный вход которого соединен с выходом (п-1)-го элемента И группы, а выходы - вл ютс выходами сумматора, дополнительно содержит цифро-аналоговый преобразователь,нулорган и суммирующий операционный усилитель , входы которого соединены с шлходами соответствующих коммутаторов группы, а выход - соединен с первым входом нуль-органа входы цифроаналогового преобразовател соединены в обратном пор дке с пр мыми выходами сдвигового регистра с обратной св зью, а выход - соединен со вторым входом нуль-органа, выход которого соединен со счетным входом счетчика.The goal is achieved by the fact that a pseudo-stochastic adder containing a block of n-bit registers (2,3 ... .. o) group of switches, n-bit numbers, the first inputs of bits of each of which are connected to the outputs of the corresponding n-bit the register of the group, the group of elements I, whose outputs are connected in reverse order to the second inputs of the lower (n-1) bits of the switches of the group, the shift register with feedback, the direct output of the first bit of which is connected to the second inputs of the n-th switch bits, groups, inverse the output of the first bit is connected to the first inputs of the AND elements of the group, the direct output of the second bit is connected to the second input of the first element AND of the group, the direct output of each i-ro (i 1, 2, .... n) bits, starting from the third, - connected to the input of the second (il) -ro element of the AND group, and the inverse output of each i-ro bit, starting from the second, - connected to the () -th inputs of the most senior elements of the AND group, starting from i The -ro, the counter whose setup input is connected to the output of the (n-1) -th element of the AND group, and the outputs are outputs of the adder, further comprises a digital-to-analog converter, a null-organ and a summing operational amplifier, the inputs of which are connected to the gateways of the respective switches of the group, and the output is connected to the first input of the zero-organ; the inputs of the digital-to-analog converter are connected in reverse order to the direct outputs of the shift register with feedback, and output - connected to the second input of the zero-body, the output of which is connected to the counting input of the counter.

На чертеже представлена блок-схем устройства.The drawing shows a block diagram of the device.

Сумматор содержит группу 1 п-разр дных регистров (,2,3.0.), группу 2 коммутаторов п-разр дных чисел, сдвиговый регистр 3 с обратной св зью группу 4 элементов и, цифро-аналоговый преобразователь 5, суммирующий операционный усилитель 6, нуль-орган 7, счетчик И.The adder contains a group of 1 n-bit registers (, 2.3.0.), A group of 2 switches of n-bit numbers, a shift register 3 with feedback, a group of 4 elements and, a digital-to-analog converter 5, a summing operational amplifier 6, zero -organ 7, counter I.

выходы п-разр дных регистров группы 1 соединены с первыми входами разр дов соответствующих коммутаторов группы 2, выходы которых соединены с соответствующими входами суммирующего операционного усилител 6, Пр мой выход первого разр да сдвигового регистра 3 с обратной св зью соединен со вторыми входами п-ых разр дов коммутаторов группы 2, инверсный выход первого разр да., соединен с первыми входами элементов и группы 4, пр мой выход второго разр да - соединен со вторым входом первого элемента И группы 4, Пр мой выход каждого i-rothe outputs of the p-bit registers of group 1 are connected to the first inputs of the bits of the corresponding switches of group 2, the outputs of which are connected to the corresponding inputs of the summing operational amplifier 6, the direct output of the first discharge of the shift register 3 is connected with feedback to the second inputs of the n-th switch bits of group 2, the inverse output of the first bit, is connected to the first inputs of elements and group 4, direct output of the second bit is connected to the second input of the first element AND of group 4, direct output of each i-ro

(,2,3...и) разр да, начина с третьего - соединен со вторым входом (i-l)-ro элемента И группы 4, а инверсный выход каждого i-ro разр да. Начина со второго, - соединен с (i+1)-ми входами старших по номеру элементов И группы 4, начина с i-ro. Входы цифро-аналогового преобразовател 5 соединены в обратном пор дке с пр мыми выходами сдвигового регистра 3с обратной св зью, а выход - соединен со вторым входом нуль-органа 7, первый вход которого соединен с выходом суммирующего операционного усилител б, а выход - соединен со счетным входом счетчика 8. Установочный вход счетчика 8 соединен с выходом (п-1)-го элемента И блока 4.(, 2,3 ... and) bit, starting from the third - is connected to the second input of (i-l) -ro element I of group 4, and the inverse output of each i-bit bit. Starting from the second, - connected to the (i + 1) -th inputs of the eldest by the number of elements AND group 4, starting with i-ro. The inputs of the digital-analog converter 5 are connected in reverse order to the direct outputs of the shift register 3c feedback, and the output is connected to the second input of the zero-organ 7, the first input of which is connected to the output of the summing operational amplifier b, and the output is connected to the counting input of the counter 8. The installation input of the counter 8 is connected to the output of the (n-1) -th element AND block 4.

Сумматор работает следующим образом .The adder works as follows.

Claims

Using the shift register 3 with feedback of groups of 4 elements And block 2 of switches, binary codes of numbers contained in the n-bit registers of group 1 are converted into K pseudo-random sequences, the mathematical expectation of each of which is proportional to the corresponding number. The sequences from the outputs of the switches of group 2 are fed to the corresponding inputs of the summing operational amplifier. B. At the output of the summing operational amplifier 6, a step voltage is formed, the amplitude of which in this one is also proportional to the number of pulses at its inputs. The output voltage of summing opamp 6 is a pseudo-random process with a mathematical expectation proportional to the sum of the mathematical expectations of the input sequences with a weighting factor inversely proportional to the number of terms. The measurement of the mathematical expectation of the process at the output of the summing onepair amplifier 6 is performed by converting it into a pseudo-random pulse sequence. For this, the output voltage of summing operational amplifier 6 is fed to the first input of the zero-body 7, to the second input of which is fed, the voltage from the output of the digital-to-analog converter 5, connected to the bits of the shift register with feedback in the reverse sequence numbers in relation to the sequence of numbers of bits connected to block 4 elements I. As a result of comparing the indicated stresses, a pseudo-random sequence is formed at the output of the null organ, the expectation to It is proportional to the sum of the initial numbers with a weighting factor inversely proportional to the number of terms. The proposed wiring of the digital-to-encoder Converter with the bits of the shift register allows to ensure that the sequences at the inputs of the summer are uncorrelated (operational amplifier 6 and at the output of the null authority 7. The sequence from the output of the null authority 7 goes to counter 8, where it is decoded during the period of the shift register 3 with feedback In counter 8, the result of combining is reproduced in 2 n − 1 clock cycles in binary code. The use of summing op amp, zero-organ and digital-analog the converter, connected according to the proposed scheme, simplifies the device and allows performing the operation of adding K numbers with a weighting factor equal to 1 / K. Formula of the invention Pseudo-stochastic adder containing a group of n-bit dns register (, 2,3 ...) a group of switches of n-bit numbers, the first inputs of the bits of each of which are connected to the outputs of the corresponding n-bit register of the group, a group of elements AND whose outputs are connected in reverse order to the second inputs of the lower (n-1) bits of the group switches shear p a feedback feedback loop whose direct output of the first bit is connected to the second inputs of the nth bits of the switches of a group, the inverse output of the first bit is connected to the first inputs of the AND elements of the group, the right code of the second bit is connected to the first input of the first ele -: And the group, the direct output of each i-ro, 2, ..., n) bit, starting from the third, is connected to the second input (il) -ro of the AND group element, and the inverse output of each i-ro bit , starting with the second, connected to the () -th inputs of the senior elements by the number of elements AND groups, starting with i-ro, the counter, the installation in the course of which is connected to the output of the (p-1) -th element of the AND group, and the outputs are clocks of an adder, characterized in that, for the sake of simplicity, the adder contains a digital-to-analog converter, a null-organ and a summing operational amplifier, the inputs of which are connected to the outputs of the corresponding boxers the group, and the output is connected to the first input of the null organ, the inputs of the digital-to-analog converter are connected in reverse order to the direct outputs. a shift register with feedback, and the output is connected to the second input of the nullorgan, the output of which is connected to the counting input of the counter. Sources of information taken into account in the examination 1.Fyodorov RF, Yakovlev V.V., Dobris G.V. Stochastic information converters. L., Mechanical Engineering, 1978, p. 15.

2. Smooth B.C. Vertical computational models. M., Science, 1973, p. 104

3. Authors certificate USSR 737948, cl. G 06 F 7/38, 1980 (prototype).