SU1278885A1 - Pseudostochastic spectrum analyzer - Google Patents
Pseudostochastic spectrum analyzer Download PDFInfo
- Publication number
- SU1278885A1 SU1278885A1 SU853884328A SU3884328A SU1278885A1 SU 1278885 A1 SU1278885 A1 SU 1278885A1 SU 853884328 A SU853884328 A SU 853884328A SU 3884328 A SU3884328 A SU 3884328A SU 1278885 A1 SU1278885 A1 SU 1278885A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- inputs
- output
- outputs
- elements
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Abstract
Изобретение относитс к вычислительной технике и предназначено дл спектрального анализа сигналов в реальном масштабе времени. Цель изобретени - упрощение устройства. Поставленна цель достигаетс за счет того, что анализатор состоит из преобразовател напр жени в псевдослучайную последовательность импуль сов, двух псевдостохастических умножителей , двух реверсивных счетчиков, трех блоков пам ти, трех регистров сдвига, п ти блоков элементов И, семи коммутаторов, элемента ИЛИ, шести элементов И, четырех элементов НЕ, счетчика адреса, с мматора, дешифратора , группы элементов ИЕ, двух блос S ков сравнени , нуль-органа, циклического регистра сдвига, регистра, генератора тактовых импульсов, триггера , формировател импульсов. 1 ил.The invention relates to computing and is intended for spectral analysis of signals in real time. The purpose of the invention is to simplify the device. The goal is achieved due to the fact that the analyzer consists of a voltage converter into a pseudo-random sequence of pulses, two pseudo-stochastic multipliers, two reversible counters, three memory blocks, three shift registers, five AND blocks, seven switches, an OR element, six AND elements, four elements NOT, address counter, from mmator, decoder, group of elements IE, two comparison blocks, null organ, cyclic shift register, register, clock generator, trigger pulse shaper. 1 il.
Description
1Чд1HD
00 00 0000 00 00
ел Изобретение относитс к вычислительной технике и предназначено дл спектрального анализа сигналов в реальном масштабе времени. Целью изобретени вл етс упрощение устройства, На чертеже представлена блок-схема анализатора спектра. Анализатор содержит преобразователь 1 напр жени в псевдослучайную последовательность импульсов, включающий цифроаналоговый преобразователь и блок сравнени , генератор 2N гармонических функций 2, псевдостохастические умножители 3 и 4, два реверсивных счетчика 5 и 6, блоки 7 и 8 пам ти (компонент спектра) Генератор 2 содержит блок 9 пам ти (значений аргумента), три регистра 10-12 сдвига, охваченные обратной св зью (СРОС), п ть блоков элементов И 13-17, четыре коммутатора 18-21, элемент ИЛИ 22, шесть элементов И 23-28, четыре элемента НЕ 29-32, счетчик 33 адреса, сумматор 34, дешифратор 35, группу 36 элементов НЕ коммутаторы 37 и 38, блоки сравнени 39 и 40, нуль-орган 41, циклический регистр 42 сдвига, регистр 43, в устройство вход т генератор 44 такто вых импульсов, триггер 45, формирова тель 46 импульсов и коммутатор 47. Взаимна некоррелированность последовательностей . на выходах коммутаторов 18-21 достигаетс путем устано ки каждого из сдвиговых регистров 10-12 в различные начальные состо ни , при которых дальнейша работа регистра осуществл етс со взаимным сдвигом на некоторое число тактов. Требуемые значени сдвигов наход тс по следующему правилу. Записываютс состо ни разр дов, например, сдвиго вого регистра 10 в первом такте в виде р да т, т, .., , , ,,. . , т„ , где (0,15; flj 1 ,п - число разр дов регистра . Затем записываютс состо ни этих же разр дов в последующих тактах в виде соответствующих сумм по модулю два состо ний разр дов в первом такте , т.е, состо ние каждого о разр да (,п) в -м такте записываетс в виде: i ,}/ 5 W - символ суммировани по моде дулю два. В том случае, если при А К дл юбого J7 выполн етс соотношение - максимальный номер разр да , используемого в (1) дл данного , то К вл етс требуемым значением сдвига между сдвиговыми регистрами 10-12. В соответствии с рассмотренным алгоритмом рассчитаны значени сдвигов , которые сведены в табл. 1 Таблица 1 Конкретные значени двоичных коов начальных состо ний регистров 10-12 сдвига получают путем моделиовани состо ний регистра 10 сдвига начальном (исходном)К-м и 2К-м так тах. Например дл 8-разр дных регистров имеем: регистр сдвига 10-11111111 11-01010101 (3) - -12-00110011 Устройство работает следующим образом . В устройстве реализуетс вычисление 2Ы-компонент непрерывного спектра сигнала c{t) по формулам Фурье c(t)sinco t dt, k 1,N ° т В 1 jc(t) dt. где Т - врем анализа сигнала. После налати кнопки Пуск включаетс генератор 44 тактовых импульсов , с помощью формировател 46 образуютс сигналы занесени единицы на вход первого разр да циклического регистра 42, обнулени счетчика 33 адреса, занесени в сдвиговые регистры 10-12 двоичных кодов согласно (З). Триггер 45 устанавливаетс в единичное состо ние. Выход триггера 45 соединен с входами обнулени в регистре 43 и реверсивных счетчиках 5 и 6, в св зи с чем они обнулены. Дл установки в блоках 7 и 8 пам ти значений машинного нул (0,100..,0) на вход старшего разр да регистров блоков 7 и 8 пам ти (компонент спектра) подаетс единица через коммутатор 47, управл емый с выхода триггера 45, Импульсы с выхода генератора 44 начинают поступать на шину сдвига циклического регистра 42, С выхода первого разр да этого регистра ш-шульсы поступают на вход счетчика 33 адреса по моду/ио N. За врем прохождени () импульсов на вход счетчика 33 по сигналам записи с выхода четвертого разр да регистра 42 в блок 9 пам ти записываютс по всем Я адресам нулевые состо ни с выходов регистр 43, а,Б блоки 7 и 8 пам ти - нулевы состо ни с выходов счетчиков 5 и 6 за исключением старшего разр да регистров пам ти, в который записывае с единица (устанавливаетс машинный нуль). С по влением N-ro импульса возни кает импульс на выходе цепи обратно св зи счетчика 33 по модулю N (при N 2, где г - разр дность счетчик возникает импульс переполнени ), ко торый устанавливает триггер 45 в нулевое состо ние. В регистре 43 и счетчиках 5 и 6 снимаетс нулево состо ние. На вход старшего разр да регистра блоков 7 и 8 пам ти вновь поступает сигнал с выхода старшего разр да счетчика 5 и 6. Начинаетс обработка входных сигналов в соотве ствии с алгоритмом (4). Рассмотрим образование кодов аргумента X в бло ке 9 пам ти. Изменение адреса в блоке 9 пам ти .совпадает по времени со считыванием из блока пам ти. Двоичный код счетчика 33 адреса суммируетс на сумматоре 34 с двоичным кодом, считываемым из чейки блока 9 .пам ти, адрес которой соответствует двоичному .коду счетчика 33. По сигналу с второго разр да цик лического регистра 42 в регистр 43 заноситс результат суммировани с выхода сумматора 34..По сигналу записи с четвертого разр да регистра 42 результат суммировани из регист ра 43 записьшаетс в блок 9 пам ти по тому же адресу. Затем вновь происходит изменение адреса и т.д. Таким образом, за 4 (Н-1)-тактов генератора 44 в N чейках блока 9 пам ти образуютс первые значени аргументов X дл тригонометрических функций при вычислении компонент спектра. Затем счетчик 33 обнул етс , импульс обнулени вл етс импульсом сдвига дл сдвиговых регистров 10-12, процесс образовани в блоке 9 пам ти следующих значений кодов аргументов X дл всех И гармоник повтор етс . С каждым новым шагом , состо щим из 4 (N-1) тактов, мен етс состо ние сдвиговых регистров 10-12 с обратной св зью, в блоке 9 пам ти происходит рост значений аргументов Х, при этом скорость роста, определ юща частоту гармонической функции СО, зависит от значени приращени аргумента и X,j, формируемого в К-м такте работы счетчика 33 дл К-й гармоники (,К). Одновременно с образованием в блоке 9 пам ти аргументов ,Ij производитс их преЪбразование во взаимно некоррелированные псевдослучайные последовательности |хк. х,,е ,1 с помощью сдвиговых регистров 10-12 с обратной св зью блоков элементов И 13, 14, 16 и 17 и коммутаторов 18-211 На выходах j-ro (j 1,п, п - разр дность сдвигового регистра элемента И; в каждом из -блркбв 13-17 образуетс конъюнкци из j псевдослучайных последовательностей с выходов j разр дов сдвигового регистра. имеюща математическое ожидание, равное 2 (1+2). Преобразование двоичных кодов аргументов Х в псевдослучайньш последовательности осуществл етс на коммутаторах 18-21 путем коммутации с помощью разр дов регистра 43 соответствующих псевдослучайных последовательностей с выходов элементов Иу и их сборки (суммировани ). При этом старший и предстарший разр ды регистра 43 в преобразовании не участвуют. Псевдослучайна последовательность,, отображающа коэффициент 0,223, образуетс с помощью сдвигового регистра 11, блока элементов И 15 и элемента ИЛИ 22. В каждом тактовом интервале работы СРОС на выходах коммутаторов 18-21 образуютс элементы (о или 1), всех N псевдослучайных последовательностей, текущие математические ожидани которых пропорциональны текущим значени м аргументов Х. Последовательности с выходов коммутаторов 18-21 поступают соответственно на входы элементов И 23 и 24, причем на первый вход И 24 поступает последовательность с выхода элемента ИЛИ 22, Так как последовательности на входах этих элементов И взаимно некоррелированы, то на их выходах образуютс последовательности с математическими ожидани ми , пропорциональными соответственно значени м Х и 0,223 Х.The invention is related to computing and is intended for the spectral analysis of signals in real time. The aim of the invention is to simplify the device. The drawing shows a block diagram of a spectrum analyzer. The analyzer contains a voltage converter 1 in a pseudo-random pulse sequence, including a digital-analog converter and a comparison unit, a generator of 2N harmonic functions 2, pseudo-stochastic multipliers 3 and 4, two reversible counters 5 and 6, blocks 7 and 8 of memory (component of the spectrum) Generator 2 contains memory block 9 (argument values), three shift registers 10–12, covered by feedback (SRC), five AND 13–17 element blocks, four 18–21 switches, OR 22 element, six AND 23-28 elements, four elements NOT 29-32, counter 33 address a, adder 34, decoder 35, a group of 36 elements NOT switches 37 and 38, blocks of comparison 39 and 40, null organ 41, cyclic shift register 42, register 43, the generator includes 44 clock pulses, trigger 45, shaped 46 pulses and switch 47. Mutually uncorrelated sequences. at the outputs of the switches 18-21, it is achieved by setting each of the shift registers 10-12 to different initial states, in which the further operation of the register is carried out with a mutual shift of a certain number of cycles. The required shifts are as follows. The states of bits, for example, of the shift register 10 in the first cycle, are written in the form of p d t, t, ..,,, ,,. . , tn, where (0.15; flj 1, n is the number of bits of the register. Then the states of the same bits in subsequent cycles are recorded as the corresponding modulo two states of the bits in the first cycle, i.e. The state of each bit (, p) in the th cycle is written as: i,} / 5 W is the summation symbol modulo two.In the case when A K for any J7 the ratio is the maximum digit number Yes, used in (1) for a given, then K is the required shift value between shift registers 10-12. In accordance with the considered algorithm the values of the shifts are calculated, which are summarized in Table 1 Table 1 Specific values of the binary coi of the initial states of the shift registers 10-12 are obtained by simulating the states of the shift register 10 of the initial (initial) Km and 2Kth so. bit registers we have: shift register 10-11111111 11-01010101 (3) - -12-00110011 The device works as follows: The device realizes the calculation of the 2Y component of the continuous spectrum of the signal c (t) using the Fourier formulas c (t) sinco t dt , k 1, N ° t B 1 jc (t) dt. where T is the time of signal analysis. After starting the Start button, the clock pulse generator 44 is turned on, using shaper 46, signals are generated to bring the unit to the input of the first bit of the cyclic register 42, zero the address 33, enter the shift registers 10-12 binary codes according to (3). The trigger 45 is set to one. The output of the trigger 45 is connected to the zeroing inputs in the register 43 and the reversible counters 5 and 6, in connection with which they are zeroed. For installation in blocks 7 and 8 of the memory of machine zero values (0.100 .., 0), a unit is fed to the input of the higher bit of the registers of blocks 7 and 8 of memory (spectrum component) through a switch 47 controlled from the output of the trigger 45, Pulses C the output of the generator 44 begins to flow to the cyclic register shift bus 42, From the output of the first bit of this register, the sh-pulses arrive at the input of the counter 33 of the modulo / i address N. During the time () of the pulses to the input of the counter 33, the recording signals from the fourth bit register 42 in memory block 9 are recorded in all I address zero states from outputs register 43, a, B, blocks 7 and 8 of memory are zero states from outputs of counters 5 and 6 with the exception of the highest bit of memory registers in which one is written from one (set to machine zero). With the emergence of an N-ro pulse, a pulse appears at the output of the circuit feedback the counter 33 modulo N (for N 2, where r is the counter size, an overflow pulse arises), which sets the trigger 45 to the zero state. In register 43 and counters 5 and 6, the zero state is removed. The input of the high-order bit of the register of blocks 7 and 8 of the memory again receives a signal from the output of the high-order bit of counter 5 and 6. The processing of the input signals begins in accordance with algorithm (4). Consider the formation of argument codes X in memory block 9. The change of address in memory block 9 coincides with the reading from the memory block. The binary code of the counter 33 of the address is summed on the adder 34 with the binary code read from the cell of block 9., The address of which corresponds to the binary code of counter 33. The signal from the second bit of the cyclic register 42 registers the result of the summation from the output of the adder 34 .. According to the recording signal from the fourth bit of register 42, the summation result from register 43 is recorded in memory block 9 at the same address. Then the address changes again, and so on. Thus, over 4 (H-1) -contacts of the generator 44 in the N cells of memory block 9, the first values of the arguments X for trigonometric functions are formed when calculating the components of the spectrum. Then, the counter 33 is zeroed, the zeroing pulse is a shift pulse for the shift registers 10-12, the formation of the following values of the argument codes X for all AND harmonics in memory block 9 is repeated. With each new step consisting of 4 (N-1) cycles, the state of the shift registers 10-12 with feedback changes, in block 9 of memory, the values of the arguments X increase, and the growth rate, which determines the frequency of the harmonic the function of CO depends on the value of the increment of the argument and X, j formed in the Kth cycle of operation of the counter 33 for the Kth harmonic (, K). Simultaneously with the formation of arguments in block 9, Ij, they are transformed into mutually uncorrelated pseudo-random sequences | xk. x ,, е, 1 with the help of shift registers 10-12 with feedback of blocks of elements And 13, 14, 16 and 17 and switches 18-211 At the outputs j-ro (j 1, n, n is the width of the shift register of the element And; in each of the blister 13-17, a conjunction of j pseudo-random sequences from the outputs of the j bits of the shift register is formed, having a mathematical expectation of 2 (1 + 2). Conversion of binary codes of arguments X in the pseudo-random sequence is performed on switches 18 21 by switching using register bits 43 corresponding pseudo-case Yiu elements and their assemblies (summation) are output sequences. In this case, the leading and preceding bits of the register 43 are not involved in the conversion. A pseudo-random sequence, representing the coefficient 0.223, is formed using the shift register 11, the block of elements AND 15, and the element OR 22 In each clock interval of the SRCS, the outputs of the switches 18-21 form elements (o or 1) of all N pseudo-random sequences, the current mathematical expectations of which are proportional to the current value of the X arguments. Pos The successions from the outputs of switches 18-21 are fed to the inputs of the AND 23 and 24 elements, moreover, the first input of AND 24 receives the sequence from the output of the OR 22 element. Since the sequences at the inputs of these elements AND are mutually uncorrelated, their outputs form mathematical expectations proportional to the values of X and 0.223 X, respectively.
После инвертировани с помощью элементов НЕ 29 и 30 последовательности , представл ющие значени (1 Х ) и (1-0,223 Х), поступают на входы умножител , роль которого выполн ет элемент И 25. After inversion, with the help of the elements HE and 29 and 30, the sequences representing the values (1 X) and (1-0.223 X) are fed to the inputs of the multiplier, whose role is played by AND 25.
На выходе И 25 образуетс последовательность с математическю ожиданием , пропорциональным Cos . Аналогичным образом на выходе элемента И 28 формируетс последовательность с математическим ожиданием Sin хХ At the output of AND 25, a sequence is formed with a mathematical expectation proportional to Cos. Similarly, at the output of the element And 28 a sequence is formed with the mathematical expectation Sin xX
Cos (1-х), при этом инвертированиеCos (1st), while inverting
аргумента X осуществл етс с помощью группы элементов НЕ 36. Формирование последовательностей, представл ющих значени тригонометрических функций в диапазоне (0,), осуществл етс с помощью дешифратора 35, управл ющего коммутаторами 37 и 38, на входы которых поступают последовательности с выходов И 25 и 28.argument X is performed using a group of elements HE 36. The formation of sequences representing the values of trigonometric functions in the range (0,) is carried out using a decoder 35 that controls the switches 37 and 38, the inputs of which receive the sequences from the outputs And 25 and 28
На входы дешифратора 35 поступают последовательности, отображающие состо ни старшего и предстарщего разр дов регистра 43. Выходы дешифратора управлгшт работой коммутаторов 37 и 38 в соответствии с табл. 2.The inputs of the decoder 35 receive the sequence, reflecting the state of the most senior and leading bits of the register 43. The outputs of the decoder control the operation of the switches 37 and 38 in accordance with the table. 2
Таблица2Table 2
На выходах коммутаторов 37 и 38 образуютс псевдослучайные последовательности с математическими ожидани ми , пропорциональными значени м модулей тригонометрических функций. Знак гармонической функции формируетс на выходах дешифратора 35. Модуль исследуемого сигнала /c(t)/ преобразуетс в псевдослучайную последовательность C(i), C(i),lj с помощью входного преобразовател I, в котором производитс сравнение значений /c(t)/ с напр жением на выходе цифроаналогового преобразовател , подключенного к разр дам сдвигового регистра 12. Знак входного сигнала в виде нулей и единиц фиксируетс на выходе нуль-органа 41.The outputs of the switches 37 and 38 form pseudo-random sequences with mathematical expectations proportional to the values of the modules of trigonometric functions. The sign of the harmonic function is generated at the outputs of the decoder 35. The module of the signal under investigation / c (t) / is converted into a pseudo-random sequence C (i), C (i), lj using an input converter I, which compares the values of / c (t) / with the output voltage of a digital-to-analog converter connected to the bits of the shift register 12. The sign of the input signal in the form of zeros and ones is fixed at the output of the zero-organ 41.
Взаимно некоррелированные последовательности с математическими ожидани ми , пропорциональными /c(t)/ и 5 (cos ) поступают на входы элемента И 3, на выходе которого образуютс последовательности с математическими ожидани ми, пропорциональными /c(t)/./GosOj,t/. Аналогичным образом образуютс последовательности сMutually uncorrelated sequences with mathematical expectations proportional to / c (t) / and 5 (cos) are fed to the inputs of the And 3 element, at the output of which sequences with mathematical expectations are proportional to / c (t) /.GosOj,t/ . Similarly, sequences are formed with
математическими ожидани ми /c(t)(mathematical expectations / c (t) (
)t/Sinco.,t/ на выходе элемента И 4.) t / Sinco., t / at the output of the element And 4.
- . /-. /
Роль интеграторов накопителей) в jjl устройстве выполн ют реверсивные счетчики 5 и 6. В зависимости от знаков произведений c(t)CoscOj,t и c(t)SinQ,,t производитс суммирование или вычитание последовательное7 тей, поступающих с выходов элементо И 3 и 4. Знаки произведений определ ютс с помощью блоков 39 и 40 сравнени , входы которых подключены к выходу нуль-органа 41 и дешифратора 35, а выходы - к щинам управлени счетом в реверсивных счетчиках 5 и 6. За данный тактовый интервал ftt работы СРОС на выходах И 3 и 4 образуютс элементы псевдослучайных последовательностей, представл ющих произведени модул входного сигнал на модули всех 2N гармонических функ ций. Формирование компонент спектра в блоках 7 и 8 пам ти происходит сле-i дующимобра3ом. Перед началом вычислений во всех чейках блоков 7 и 8 пам ти записаны состо ни машинного нул (0,100...0). Изменение адреса в блоке 7 пам ти совпадает по времени со считыванием из блока пам ти по сигна лу с первого разр да циклического регистра 42. . По сигналу с второго разр да циклического регистра 42 в реверсивиый счетчик 5 заноситс состо ние чейки блока пам ти, адрес которой соответствует двоичному коду счетчика 33 Если иа выходе элемента И 3 образуетс I, то производитс увеличение или умеиьшение иа 1 содержимого реверсивного счетчика 5 в зависимости от значени сигнала (О или 1) на выходе блока 39 сравнени . Указанна операци производитс по сигналу с выхода третьего разр да циклического регистра 42, подаваемого , на тактовый вход счетчика 5. По сигиалу записи с выхода четвер того разр да регистра 42 новое значе ние кода счетчика 5 записываетс в ту же чейку блока 7 пам ти. Затем вновь происходит изменение адреса и т.д. Таким образом, за 4 (N-1) тактов работы генератора 44 в N чейках блока 7 пам ти образуютс первые значени В согласно (4). Затем счет чик 33 обнул етс и иачинаетс форми рование новых значений В, дл всех N гармоник. Аналогичным образом функционирует счетчик 6, блок 8 пам ти и блок 40 сравнени при вычислении А. В течение времени анализа Т в блоках 7 и 8 пам ти накапливаютс значени Фурье - компонент А и Вц. 85 изобретени Формула Псевдостохастический анализатор спектра, содержащий генератор тактовых импульсов, вход запуска которого объединен с входом формировател IJM- пульсов и вл етс входом запуска анализатора, первый и второй реверсивные счетчики, счетные входы которых подключены к выходам соответственно первого и второго псевдостохастического умножителей, первые входы которых подключены к выходу преобразовател напр жени в псевдослучайную последовательность импульсов, информационный вход которого вл етс информационным входом анализатора , первый и второй регистры сдвига, выход первого регистра сдвига подключен к выходам первого и второго блоков элементов И, выходы которых подключены к информационным входам соответственно первого и второго коммутаторов , выход второго регистра сдвига подключен к входу третьего и четвертого блоков элементов И, выходы третьего блока элементов И подключены к соответствующим входам элемента ИЛИ, элемент НЕ, о т л ичающийс тем, что, с целью упрощени анализатора, он содержит RS-триггер, группу элементов НЕ, циклический регистр сдвига, регистр, третий регистр сдвига, п тый блок элементов И, два блока сравнени , счетчик адреса, три блока пам ти, сумматор, п ть коммутаторов, дешифратор , второй, третий и четвертый элементы НЕ, шесть элементов И и, иуль-орган, выход которого подключен к первым входам первого и второго блоков сравнени , выходы которых подключены к входам управлени направлением счета соответственно первого и второго реверсивных счетчиков , информационные выходы которых подключены к информационным входам соответственно первого и второго блоков пам ти, выходы которых подключены к информационным входам соответственно первого и второго реверсивных счетчиков,- выходы старших разр дов которых объединены и подключены к первому информационному входу третьего коммутатора, выход которого одключен к информационньм входам ервого разр да первого и второго блоков пам ти, адресные входы котоых объединены с адресным входом 9 третьего блока пам ти, первым входом сумматора и подключены к информацион ному выходу счетчика адреса, выход переполнени которого подключен к тактовым входам первого, второго и третьего регистров сдвига и R-входу RS-триггера, выход которого подключен к входам обнулени регистра, пер вого и второго реверсивных счетчиков и управл ющему входу третьего коммутатора, второй информационный вход которого вл етс входом задани логической единицы анализатора, выход генератора тактовых импульсов подключен к тактовому входу циклического регистра сдвига, выход первого разр да которого подключен к счетному входу счетчика адреса, уста новочный .вход которого объединен с установочными входами первого, второго и третьего сдвиговых регистров с входом разрешени записи циклического регистра сдвига и подключен к выходу формировател импульсов, выход второго разр да циклического регистра сдвига подключен к установочным входам первого и второго реверсивных счетчиков и установочным входом регистра, информационньй выход которого подключен к управл ющим входам первого, второго, четвертого и п того коммутаторов и информационному входу третьего блока пам ти, выход которого подключен к второму входу сумматора, выход которого подключен к информационному входу регистра , выходы двух старших разр дов которого подключены к соответствующим входам дешифратора, выход которого подключен к вторым входам первого и второго блоков сравнени и управл ющим входам шестого и седьмого коммутаторов, выходы которых подключены к вторым входам соответствен но первого и второго псевдостохастических умножителей, выход третьего регистра сдвига подключен к входу п того блока элементов И и входу управлени преобразованием преобразовател Напр жени в псевдослучайную последовательность импульсов, информационный вход которого объединен с 5 . первым входом нуль-органа, второй вход которого вл етс входом задани логического нул анализатора, выходы четвертого и п того блоков элементов И подключены к информационным входам соответственно четвертого и п того коммутаторов, S-вход RS триггера объединен с входом формировател импульсов, выход третьего . разр да циклического регистра сдвига подключен к входам синхронизации первого и второго реверсивных счетчикоЬ , выход четвертого разр да циклического регистра сдвига подключены к входам чтени /записи первого, второго и третьего блоков пам ти, выходы второго и первого коммутаторов , подключены к входам соответственно первого и второго элементов НЕ группы и соответственно первому и второму входам первого элемекта И, выход которого подключен к входу первого элемента НЕ, выход которого подключен к первому входу второго элемента И, выходы четвертого и п того коммутаторов подключень) к входам соответственно третьего и четвертого элементов НЕ группы, и соответственно первому и второму входам третьего элемента И, выход которого подключен к входу второго элемента НЕ, выход .которого подключен к второму входу второго элемента И, выход которого подключен к первым информационным входам шестого и седьмого коммутаторов, вторые информационные входы которых подключены к выходу четвертого элемента И, первый и второй входы которого подключены к выходам соответственно третьего и четвертого элементов НЕ, входы которых подключены к выходам соответственно п того и шестого элементов И, выход элемента ИЛИ подключен к третьему входу третьего элемента И и первому входу шестого элемента И, второй и третий входы которого подключены к выходам соответственно второго и четвертого элементов НЕ группы, выхода первого и третьего элементов НЕ группы подключены соответственно к первому и второму входам п того элементам.The role of storage integrators in the jjl device is performed by reversible counters 5 and 6. Depending on the marks of the products c (t) CoscOj, t and c (t) SinQ ,, t, the series from the element outputs I 3 and 4. Signs of works are determined using comparison blocks 39 and 40, the inputs of which are connected to the output of the null organ 41 and the decoder 35, and the outputs to the account control teams in reversible counters 5 and 6. During a given time interval ftt of the VWS at the outputs Both 3 and 4 form elements of a pseudo-random follower. These functions are the products of the input signal modulus and the moduli of all 2N harmonic functions. The formation of the spectrum components in memory blocks 7 and 8 takes place in the following image. Before starting the calculations, the states of machine zero (0.100 ... 0) are recorded in all the cells of blocks 7 and 8 of the memory. The change of the address in the memory block 7 coincides in time with the reading from the memory block by a signal from the first digit of the cyclic register 42.. The signal from the second bit of the cyclic register 42 into the reversible counter 5 records the state of the memory cell location, the address of which corresponds to the binary code of the counter 33 If the output of the I 3 element is I, then the content of the reversible counter 5 increases or decreases depending on from the value of the signal (0 or 1) at the output of the comparison block 39. This operation is performed by a signal from the output of the third bit of the cyclic register 42 supplied to the clock input of the counter 5. By recording from the output of the fourth bit of the register 42, the new code value of the counter 5 is written to the same cell of the memory 7. Then the address changes again, and so on. Thus, in 4 (N-1) cycles of operation of the generator 44 in the N cells of the memory block 7, the first values B are formed according to (4). Then the counter 33 is zeroed and the formation of new values of B, for all N harmonics, begins. The counter 6, the memory block 8 and the comparison block 40 in the calculation of A function in the same way. During the analysis time T, the Fourier values — the A and Bc components — accumulate in the memory blocks 7 and 8. 85 of the Invention Formula A pseudo-stochastic spectrum analyzer containing a clock pulse generator, the start input of which is combined with the input of the IJM pulse generator and is the analyzer start input, the first and second reversible counters, the counting inputs of which are connected to the outputs of the first and second pseudo stochastic multipliers, the first inputs which are connected to the output of a voltage converter in a pseudo-random sequence of pulses, the information input of which is information input ode analyzer, the first and second shift registers, the output of the first shift register connected to the outputs of the first and second blocks of elements And the outputs of which are connected to information inputs of the first and second switches, respectively, the output of the second shift register connected to the input of the third and fourth blocks of elements And outputs the third block of AND elements are connected to the corresponding inputs of the OR element, the NOT element, which is tactile in that, in order to simplify the analyzer, it contains an RS flip-flop, a group of NOT elements, a cyclic register tr shift, register, third shift register, fifth block of AND elements, two comparison blocks, address counter, three memory blocks, adder, five switches, a decoder, a second, third and fourth elements NOT, six AND elements, and an the organ whose output is connected to the first inputs of the first and second comparison blocks, the outputs of which are connected to the control inputs of the counting direction of the first and second reversible counters, respectively, whose information outputs are connected to the information inputs of the first and second blocks, respectively Amps whose outputs are connected to information inputs of the first and second reversible counters, respectively; the outputs of the higher bits of which are combined and connected to the first information input of the third switch, the output of which is connected to the information inputs of the first bit of the first and second memory blocks, address inputs which are combined with the address input 9 of the third memory block, the first input of the adder and connected to the information output of the address counter, the overflow output of which is connected to the clock inputs of the transducer second, third and third shift registers and the R input of the RS flip-flop, the output of which is connected to the zeroing inputs of the register, the first and second reversible counters and the control input of the third switch, the second information input of which is the input of the analyzer logic unit, the generator output clock pulses are connected to the clock input of the cyclic shift register, the output of the first bit of which is connected to the counting input of the address counter, the setup input of which is combined with the installation inputs of the first, v The third and third shift registers with the write enable of the write cyclic shift register and connected to the output of the pulse former, the output of the second discharge of the cyclic shift register is connected to the setup inputs of the first and second reversible counters and the setup input of the register, the information output of which is connected to the control inputs of the first, the second, fourth and nth of the switches and the information input of the third memory block, the output of which is connected to the second input of the adder, the output of which is connected to The information input of the register, the outputs of the two higher bits of which are connected to the corresponding inputs of the decoder, the output of which is connected to the second inputs of the first and second comparison units and the control inputs of the sixth and seventh switches, the outputs of which are connected to the second inputs of the first and second pseudo-stochastic multipliers, the output of the third shift register is connected to the input of the fifth block of the AND elements and the control input of the conversion of the voltage converter into a pseudo-random sequence l pulses, the information input of which is combined with 5. the first input of the null organ, the second input of which is the input of the logical zero of the analyzer, the outputs of the fourth and fifth blocks of the And elements are connected to the information inputs of the fourth and fifth switches, respectively, the S input RS of the trigger is combined with the input of the pulse former, the third output. the cyclic shift register bit is connected to the synchronization inputs of the first and second reversible counters; the fourth bit output of the cyclic shift register is connected to the read / write inputs of the first, second, and third memory blocks; the outputs of the second and first switches are connected to the inputs of the first and second switches, respectively elements of a group and, respectively, the first and second inputs of the first element AND, the output of which is connected to the input of the first element NOT, the output of which is connected to the first input of the second element AND, the output The fourth and fifth switches are connected to the inputs of the third and fourth elements of the NOT group, respectively, and the first and second inputs of the third element AND, the output of which is connected to the input of the second element NOT, respectively, the output of which is connected to the second input of the second element And whose output connected to the first information inputs of the sixth and seventh switches, the second information inputs of which are connected to the output of the fourth element And, the first and second inputs of which are connected to the outputs of the third and the fourth element NOT, the inputs of which are connected to the outputs of the fifth and sixth elements AND, the output of the element OR are connected to the third input of the third element And the first input of the sixth element And, the second and third inputs of which are connected to the outputs of the second and fourth elements, respectively , the output of the first and third elements of the NOT group are connected respectively to the first and second inputs of the fifth element.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU853884328A SU1278885A1 (en) | 1985-04-11 | 1985-04-11 | Pseudostochastic spectrum analyzer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU853884328A SU1278885A1 (en) | 1985-04-11 | 1985-04-11 | Pseudostochastic spectrum analyzer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU1278885A1 true SU1278885A1 (en) | 1986-12-23 |
Family
ID=21173172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU853884328A SU1278885A1 (en) | 1985-04-11 | 1985-04-11 | Pseudostochastic spectrum analyzer |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU1278885A1 (en) |
-
1985
- 1985-04-11 SU SU853884328A patent/SU1278885A1/en active
Non-Patent Citations (1)
| Title |
|---|
| Патент FR № 2277377, кл. G 06 F 15/332, 1974. Авторское свидетельство СССР № 75997I, кл. G 01 R 23/00, 1980. * |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4115867A (en) | Special-purpose digital computer for computing statistical characteristics of random processes | |
| RU2058659C1 (en) | Digital oscillator | |
| SU1278885A1 (en) | Pseudostochastic spectrum analyzer | |
| SU1091145A1 (en) | Walsh function generator | |
| SU1756887A1 (en) | Device for integer division in modulo notation | |
| SU1117621A1 (en) | Discrete basic function generator | |
| SU1432554A1 (en) | Device for multiplying polynomials | |
| SU491947A1 (en) | Dedicated adder | |
| SU1051537A1 (en) | Device for implementing square dependence | |
| SU1322269A1 (en) | Device for extracting root of sum of squares of three numbers | |
| SU1254469A1 (en) | Multiplying device | |
| SU1569823A1 (en) | Multiplying device | |
| SU1291977A1 (en) | Device for calculating values of simple functions in modular number system | |
| SU1513468A1 (en) | Device for computing binomial coefficients | |
| SU982003A1 (en) | Pseudo-stochastic adder | |
| SU1265795A1 (en) | Device for executing walsh transform of signals with adamard ordering | |
| SU1765839A1 (en) | Binary number multiplier | |
| SU1285452A1 (en) | Digital function generator | |
| SU656056A1 (en) | Arrangement for raising to the power | |
| SU1401474A1 (en) | Device for exhausting combinations,arrangements and permutations | |
| SU1734092A1 (en) | Pseudorandom number sequence generator | |
| SU1746374A1 (en) | Basic function consistent system generator | |
| SU1020818A1 (en) | Device for computing sum of products | |
| SU748880A1 (en) | Pulse recurrence rate divider with variable division factor | |
| SU1667050A1 (en) | Module for boolean function logic transformation |