SU656056A1

SU656056A1 - Arrangement for raising to the power

Info

Publication number: SU656056A1
Application number: SU762432790A
Authority: SU
Inventors: Анатолий Петрович Уриков; Александр Григорьевич Ермаков; Александр Владимирович Паевский
Original assignee: Морской Гидрофизический Институт Ан Украинской Сср
Priority date: 1976-12-21
Filing date: 1976-12-21
Publication date: 1979-04-05

Description

тельный регистр 4 операнда, перва втора и треть группы элементов И 5, 6, 7 соответственно , блок комбинационных сумматоров 8, регистр результата 9, блок управлени 10,-вход 11 начальной установки всех регистров , многовходовой элемент ИЛИ 12, кольцевой регистр 13.A real register 4 operands, the first second and third groups of elements And 5, 6, 7, respectively, block combinational adders 8, result register 9, control block 10, input 11 of the initial installation of all registers, multi-input element OR 12, ring register 13.

Работает устройство следующим образом .The device works as follows.

По входу 2 поступает на вход блока 10 управлени синхронизирующий импульс (СИ по этому импульсу блок 10 управлени .вырабатывает по выходам 11 импульс начальной установки всех регистров устройства. Затем по информационному входу 1 начинает поступать код операнда X. Вход 1 устройства соединен с первыми входами второй группы 6 элементов,вторые входы этих элементов И соединены с разр дными выходами вспомогательного кольцевого регистра 13. Кольцевой регистр 13 импульсом начальной установки обнул етс , а триггер первого разр да его устанавливаетс в 1 состо ние , причем на каждом такте умножени эта единица сдвигаетс в следующий разр д , подава разрешающий потенциал на элемент И соответствующего разр да Т. о. к началу первого такта разрешающий потенциал с регистра 13 подан на элемент И первого разр да и первый разр д кода операнда X запишетс в триггер первого разр да регистра 3. Первый разр д кода операнда через элемент 12 ИЛИ запишетс также во вспомогательный регистр 4. Выходы триггеров регистра 3 и 4 соединены со входами элементов И, группы 5. Таким образом, после записи первого разр да кода в регистры 3 и 4, этот разр д кода анализируетс элементом И и, если эта единица, то на выходе элемента И установитс потенциал единицы и через блок сумматоров 8 на следующем такте будет записана единица в регистре 9 результата (если первый разр д был равен О, то в регистр 9 результата будет записан О), котора и вл етс младшим разр дом квадрата операнда, на втором такте будет в состо нии 1 уже триггер второго разр да вспомогательного кольцевого регистра 13 и, следовательно, открыт будет второй элемент И группы 6, через которую и запишетс второй разр д кода операнда X во второй разр д регистра 3, этот же разр д операнда через элемент ИЛИ 12 запишетс во вспомогательный регистр 4, но в триггер первого разр да, при этом значение первого разр да кода операнда X сдвинетс во второй разр д регистра 4, то есть регистр 4 сдвиговой, в отличии от регистра 3, триггера которого объединены только по входам сброс. Теперь уже в образовании второго младшего разр да квадрата участвуют два элемента И группы 5, и на очередном такте в регистр 9 результата будет записан с выхода блокаInput 2 enters the input of control unit 10 synchronizing pulse (SI on this pulse control unit 10 generates output 11 of the initial setup of all device registers. Then information code 1 starts to receive operand code X. Input 1 of the device is connected to the first inputs of the second groups of 6 elements, the second inputs of these elements And are connected to the bit outputs of the auxiliary ring register 13. The ring register 13 is zeroed by the initial setting pulse, and the first discharge trigger sets it ts in 1 state, and at each multiplication cycle this unit shifts to the next bit, supplying the resolving potential to the AND element of the corresponding bit, so the resolution potential from register 13 to the beginning of the first clock is sent to the first discharge element and the first The bit of the operand code X is written into the trigger of the first bit of register 3. The first bit of the code of the operand is written through element 12 OR is also written to the auxiliary register 4. The outputs of the trigger blocks of register 3 and 4 are connected to the inputs of the And elements of group 5. Thus, after recording the first About code bit in registers 3 and 4, this code bit is analyzed by the AND element and, if this unit, the potential of the unit will be set at the output of the unit and the unit in the result register 9 will be recorded at the next clock through the block of adders 8 (if the first bit d was equal to O, then O), which is the least significant bit of the square of the operand, will be written to the result register 9; in the second cycle, the second bit of the auxiliary ring register 13 will be in state 1 and, therefore, the second element will be open And group 6, through which and write the second bit of the operand code X to the second bit of register 3, the same bit of the operand through the element OR 12 is written to auxiliary register 4, but to the first bit trigger, and the value of the first bit of the operand code X will shift to the second bit d register 4, that is, register 4 shift, in contrast to register 3, the trigger of which is combined only by the reset inputs. Now, two elements of group 5 are involved in the formation of the second least significant bit of a square, and at the next clock cycle the result register 9 will be recorded from the output of the block

сумматоров второй младший разр д произведени . После п тактов код операнда X будет записан в регистр 3 так, что первый разр д кода будет в первом разр де регистра 3 а п-й в п-м в регистре 4 этот ж.е код запишетс в обратном пор дке - 1-м разр де - п-й в п-м - 1-й, а в регистре 9 результата будет записано п младших разр дов квадрата. После п-тактов генератор тактовых импульсов блока 10 управлени переключаетс на более высокую частоту , чем частота поступлени разр дов исходного кода из канала св зи, и в устройстве совершаетс п быстрых тактов, в результате которых регистр 4 очиститс , а в регистр 9 результата будут записаны п старших разр да квадрата, в регистре 3 код X останетс без изменени . После возведени исходного кода в квадрат, блок 10 управлени вырабатывает разрешающий потенциал по выходу, соединенному со входом элемента И группы 7, второй вход которого соединен с выходом (N - 2) п разр дов регистра 9 результата. Это позволит через элемент ИЛИ 12 подать на вход вспомогательного регистра 4 код квадрата с регистра 9 результата. Аналогичным образом могут быть получены и более высокие степени исходного кода. Причем вычисление всех степеней (кроме квадрата) может осуществл тьс на высокой тактовой частоте, котора может быть на несколько пор дков выше , чем частота поступлени исходных кодов . После вычислени наивысшей необходимой степени блок 10 управлени вырабатывает на выходах 11 импульс сброса регистров устройства в исходное сото ние и устройство может оперировать с очередным операндом.adders second junior bit product. After the n cycles, the operand code X will be written into register 3 so that the first digit of the code will be in the first digit of register 3 and nth in nth in register 4 this code will be written in reverse order - 1st bit de - pth in the nth block - 1st, and in register 9 of the result, the n least bits of the square will be written. After the p-clocks, the clock pulse generator of the control unit 10 switches to a higher frequency than the frequency of the source code bits from the communication channel, and n fast clocks are performed in the device, as a result of which register 4 is cleared, and result register 9 is written The most significant bit of the square, in register 3, the code X will remain unchanged. After squaring the source code, the control unit 10 generates an output potential connected to the input of an element AND of group 7, the second input of which is connected to the output (N - 2) of the bits of the result register 9. This will allow through the element OR 12 to apply to the input of the auxiliary register 4 a square code from the register 9 of the result. Similarly, higher degrees of source code can be obtained. Moreover, the calculation of all degrees (except the square) can be carried out at a high clock frequency, which can be several orders of magnitude higher than the frequency of arrival of the source codes. After calculating the highest required degree, the control unit 10 generates at the outputs 11 a pulse of resetting the device registers to the original state and the device can operate with the next operand.

С помощью предлагаемого устройства можно вычисл ть выражени вида х, где i N, N - показатель степени, так как после вычислени любой степени соответствующий код может быть передан с регистра 9 результата на любое внешнее устройство .Using the proposed device, it is possible to calculate expressions of the types, where i N, N is the exponent, since after calculating any degree the corresponding code can be transferred from the result register 9 to any external device.

Схема устройства достаточно проста, она содержит четыре регистра (п-1) - одноразр дный комбинационный сумматор, три группы элементов И и блок управлени (известное (.N + 2) регистра, (N- 1) - сумматор , (.N-1) групп элементов И и блок местного управлени ).The device is quite simple; it contains four registers (p-1) - a one-bit combinational adder, three groups of And elements and a control unit (known (.N + 2) registers, (N-1) - adder, (.N-1 ) groups of elements And and the block of local control).

Простота устройства позвол ет повысить его надежность и снизить стоимость и энергоемкость .The simplicity of the device allows to increase its reliability and reduce the cost and energy consumption.

Claims

1. USSR author's certificate number 364934, cl. G 06 F 7/38, 1970.

2. USSR author's certificate number 425175, cl. G 06 F 7/38, 1972.