SU970718A1 - Time mark forming device - Google Patents
Time mark forming device Download PDFInfo
- Publication number
- SU970718A1 SU970718A1 SU813283262A SU3283262A SU970718A1 SU 970718 A1 SU970718 A1 SU 970718A1 SU 813283262 A SU813283262 A SU 813283262A SU 3283262 A SU3283262 A SU 3283262A SU 970718 A1 SU970718 A1 SU 970718A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- key
- frequency divider
- decoder
- matched filter
- Prior art date
Links
Landscapes
- Electric Clocks (AREA)
Description
(З) ФОРМИРОВАТЕЛЬ ВРЕМЕННОЙ МЕТКИ(3) TEMPORARY TIMER FORMER
1one
Изобретение относитс к paAHotexнике и может быть использовано в радиосв зи и в радионавигации.The invention relates to a paAHotexnik and can be used in radio communications and radio navigation.
Известен формирователь временной метки, содержащий последовательно соединенные делитель частоты и согласованный фильтр 1 J;.Known timestamp driver containing serially connected frequency divider and matched filter 1 J ;.
Недостаток такого формировател состоит в длительном времени выделени временной метки.The disadvantage of such a driver is a long time tagging time.
Цель изобретени - сокращение времени формировани временной метки.The purpose of the invention is to reduce the time it takes to form a time stamp.
Указанна цель достигаетс тем, что в известный формирователь временной метки, содержащий последовательно соединенные делитель частоты и согласованный фильтр, введены два дешифратора , элемент задержки, элемент ИЛИ и ключ, к управл ющему входу которого подключен выход делител частоты , а выход ключа соединен со входом согласованного фильтра, выход которо-/ го подключен ко входам дешифраторов,This goal is achieved by introducing two decoders, a delay element, an OR element and a key, to the control input of which the output of the frequency divider is connected to the known input of the time stamp into a known timestamp generator containing a serially connected frequency divider and a matched filter. the filter whose output is connected to the inputs of the decoders,
при этом выход первого дешифратора через элемент задержки, а выход второго дешифратора непосредственно подключены ко входам элемента ИЛИ.the output of the first decoder through the delay element, and the output of the second decoder is directly connected to the inputs of the OR element.
На фиг. 1 представлена структурна электрическа схема формировател ; на фиг. 2 - временные диаграммы, иллюстрирующие работу формировател .FIG. Figure 1 shows the electrical layout of the driver; in fig. 2 - timing diagrams illustrating the work of the driver.
формирователь временной метки содержит делитель 1 частоты, ключ 2, shaper timestamp contains frequency divider 1, key 2,
10 согласованный фильтр 3, дешифраторы 4 и 5 элемент 6 задержки, элемент ИЛИ 7.10 matched filter 3, decoders 4 and 5 delay element 6, element OR 7.
Устройство работает следующим образом .The device works as follows.
1515
На вход ключа,2 поступает сигнал входных полубит (фиг. 2€|) с выхода приемника, состо щий из (пар 1 и О. Кажда пара образует элемент кода The input of the key, 2, receives a signal from the input half-bits (Fig. 2 € |) from the output of the receiver, consisting of (par 1 and O. Each pair forms a code element
20 Баркера, причем элементу 1 соответствует пара 10, элементу О пара 01. На управл ющий вход ключа 2 поступает сигнал с выхода делител частоты, на который поступает сигнал синхронизации с частотой полубит с выхода приемника. На выходе делител 1 частоты образуетс частота в два раза ниже входной частоты бит. При правильной фазировке делител 1 частоты (фиг. 26} выходной сигнал ключа 2 имеет вид (фиг. 2ti), а отклик согласованного фильтра (СФ) 3, работающего с тактовой частотой бит от делител 1 частоты, имеет положительный знак (фиг. 21). Если делитель 1 частоты сфазирован неправильно (фиг. 2Э), сигнал на выходе ключа 2 имеет инвертированные и сдвинутые на интервал полубита символы (фиг. 2е). Отклик СФ 3 (фиг. 2ж) имеет противоположный знак и задержан на врем L, равное интервалу одного полубита. Этот отклик, выделенный и преобразованный вторым дешифратором 5, поступает в качестве временной метки че рез элемент ИЛИ 7 на выход устройства Положительный отклик согласованного фильтра 3, соответствующий правильной фазировке, выдел етс и преобразу етс первым дешифратором Ц, задерживаетс на интервал полубита в элемен те 6 задержки и поступает через элемент ИЛИ 7 на выход уст ройства в виде импульса временной метки (фиг. 2а Таким образом, в формирователе от сутствует процесс предварительной фазировки синхросигнала частоты бит, что ускор ет получение временной метки примерно в два раза, а также не требуетс блоков выделени бит и неправильных бит, счетчиков ошибок и интервала ошибок, как в известном устройстве, что существенно упрощает устройство. формула изобретени формирователь временной метки, содержащий последовательно соединенные делитель частоты и согласованный фильтр, отличающийс тем, что, с целью сокращени времени формировани временной метки, введены два дешифратора,элемент задержки, элемент ИЛИ и ключ, к управл ющему входу которого подключен выход делител .частоты , а выход клюМа соединен с входом согласованного фильтра, выход которого подключен к входам дешифраторов, при этом выход первого дешифратора через элемент задержки, а выход второго дешифратора непосредственно подключены к входам элемента ИЛИ. Источники информации, п(1н тые во внимание при экспертизе 1. Патент США № 3551814, кл. 325 38, 1970 (прототип).20 Barker, and element 1 corresponds to pair 10, to element O pair 01. The control input of key 2 receives a signal from the output of the frequency divider, which receives a synchronization signal with a frequency of half-bouncing from the output of the receiver. At the output of frequency divider 1, a frequency is formed two times lower than the input bit frequency. With the correct phasing of the frequency divider 1 (Fig. 26}, the output signal of the key 2 has the form (Fig. 2ti), and the response of the matched filter (SF) 3 working with a clock frequency of the bit from the frequency divider 1 has a positive sign (Fig. 21) If the frequency divider 1 is phased incorrectly (Fig. 2E), the signal at the output of the key 2 has characters inverted and shifted by the nibbled interval (Fig. 2e). The response of the SF 3 (Fig. 2g) has the opposite sign and is delayed by time L, equal to one polubits interval. This response, extracted and transformed by the second decoder 5, n steps as a time stamp through the element OR 7 at the output of the device. Positive response of the matched filter 3 corresponding to the correct phasing is extracted and transformed by the first decoder C, delayed by the half-bit in the delay element 6 and fed through the element OR 7 to the output of the mouth in the form of a pulse of a timestamp (Fig. 2a) Thus, in the former, there is no process of pre-phasing of the bit-frequency clock signal, which speeds up the time stamp to be obtained approximately twice, and also not buets bit allocation units and the wrong bit error counters and error interval as in the known device, which greatly simplifies the device. Claims of the invention: a timestamp driver containing a serially connected frequency divider and a matched filter, characterized in that, in order to reduce the timestamp time, two decoders, a delay element, an OR element, and a key, to the control input of which the output frequency divider are connected, are introduced and the output of the switch is connected to the input of the matched filter, the output of which is connected to the inputs of the decoders, while the output of the first decoder through the delay element, and the output of the second decoder directly Stately connected to the inputs of the element OR. Sources of information, p (1n t in consideration in the examination 1. US patent No. 3551814, CL 325 38, 1970 (prototype).
r-s.r-s.
//
7474
{/ftffffpgp bt jf J J . ,0{/ ftffffpgp bt jf J J. , 0
OnfoOnfo
WWiOWlrtWWWiOWlrtW
( ff)(ff)
Ofnxjrvfi Ofnxjrvfi
Afraffffotf IAfraffffotf i
fOfHtrfOfHtr
ynrrpvOetirAtynrrpvOetirAt
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU813283262A SU970718A1 (en) | 1981-04-27 | 1981-04-27 | Time mark forming device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU813283262A SU970718A1 (en) | 1981-04-27 | 1981-04-27 | Time mark forming device |
Publications (1)
Publication Number | Publication Date |
---|---|
SU970718A1 true SU970718A1 (en) | 1982-10-30 |
Family
ID=20956133
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU813283262A SU970718A1 (en) | 1981-04-27 | 1981-04-27 | Time mark forming device |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU970718A1 (en) |
-
1981
- 1981-04-27 SU SU813283262A patent/SU970718A1/en active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU970718A1 (en) | Time mark forming device | |
ES2004148A6 (en) | LOOK AHEAD TERMINAL COUNTER and method for generating a terminal count output signal. | |
SU785979A1 (en) | Pulse selector by repetition period | |
US3336578A (en) | Detector of aperiodic diphase marker pulses | |
SU1392632A1 (en) | Device for generating a set of binary sequences | |
SU752730A1 (en) | Stepping motor control apparatus | |
SU1018215A1 (en) | Pulse shaper | |
JPS5710566A (en) | Decoding circuit | |
SU1741267A1 (en) | Device for driving of double pulse signals | |
JPS5616340A (en) | Multiplex transmission system of signal | |
SU633152A1 (en) | Synchronizing arrangement | |
SU569042A1 (en) | Telemntric system receiving device | |
SU965004A1 (en) | Phase start signal recertion device | |
SU871339A1 (en) | Pulse frequency divider | |
SU1693722A1 (en) | Driver of codes | |
SU1173534A1 (en) | Pulse shaper | |
SU1275740A1 (en) | Device for generating pulses with changing repetition frequency | |
SU1506504A2 (en) | Frequency multiplier | |
SU1150731A1 (en) | Pulse generator | |
SU758533A1 (en) | Pulsed system for transmitting binary signals | |
SU489248A1 (en) | Morse code shaper | |
SU1376256A1 (en) | Clocking apparatus | |
SU847509A1 (en) | Decoder | |
SU1392622A1 (en) | Device for receiving signals in multichannel coherent communication system | |
SU924892A1 (en) | Cyclic synchronization device |